G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 13/374 (2006.01) G06F 13/24 (2006.01) G06F 13/26 (2006.01) G06F 15/16 (2006.01) G06F 15/17 (2006.01)
Patent
CA 2080956
A multiprocessor computer system having a first processor having a first interrupt mechanism for generating interrupt requests, a second processor having a second interrupt mechanism, and a system bus for communicating interrupt requests from the first processor to the second processor. The second interrupt mechanism is responsive to an interrupt request by generating an acknowledge response on the system bus when the second processor accepts the interrupt request and generating a not acknowledge response on the system bus when the second processor contains a previous and pending interrupt request of higher level and refuses the interrupt request. The second interrupt mechanism is responsive to the completion of servicing of an interrupt request by the second processor by placing on the system bus an interrupt completed command, which includes an address identifying the second processor and a code indicating that the second processor has completing servicing an interrupt request. The first processor includes an interrupt retry means, which includes a refused interrupt register means responsive to a not acknowledge response from the second processor in response to an interrupt requested from the first processor for storing the channel number of the second processor, and level monitor logic connected from the system bus. The level monitor logic detects the occurrence of an interrupt completed command on the system bus, compares the address in the interrupt completed command to a second processor identification stored in the refused interrupt register means, and generates a retry interrupt output to the first processor when the address in the interrupt completed command corresponds to a second processor identification stored in the refused interrupt register means. The first processor is responsive to an interrupt retry output from the level monitor means by retrying the corresponding previously refused interrupt request.
'invention est un système informatique multiprocesseur comportant un premier processeur ayant un premier mécanisme d'interruption servant à produire des demandes d'interruption, un second processeur ayant un second mécanisme d'interruption et un bus système pour transmettre les demandes d'interruption du premier processeur au second. Le second mécanisme d'interruption répond à une demande d'interruption en transmettant un accusé de réception sur le bus système quand le second processeur accepte la demande d'interruption et en transmettant un accusé de non-réception sur le bus système quand le second processeur contient une demande d'interruption d'un niveau plus élevé reçu antérieurement et en cours de traitement et refuse la nouvelle demande d'interruption. Quand le traitement d'une demande d'interruption par le second processeur est terminé, le second mécanisme d'interruption transmet sur le bus système une commande indiquant que le traitement de l'interruption est terminé; cette commande comprend l'adresse du second processeur et un code indiquant que celui-ci a terminé le traitement d'une demande d'interruption. Le premier processeur comprend un dispositif de relance de demande d'interruption comportant un registre d'interruptions refusées qui réagit à l'accusé de non-réception provenant du second processeur en rapport à une demande d'interruption provenant du premier processeur pour stocker le numéro de canal du second processeur, ainsi qu'un circuit logique de surveillance de niveau connecté au bus système. Ce circuit détecte les commandes d'interruption exécutées présentes sur le bus système, compare l'adresse de chaque commande d'interruption exécutée à une identification du second processeur stockée dans le registre des interruptions refusées et transmet un signal de relance de demande d'interruption au premier processeur quand l'adresse incluse dans la commande d'interruption exécutée correspond à une identification du second processeur stockée dans le registre des interruptions refusée. En réponse au signal de relance d'une demande d'interruption reçu du circuit de surveillance de niveau, le premier processeur relance la demande d'interruption correspondante refusée antérieurement.
Barlow George J.
Keeley James W.
Bull Hn Information Systems Inc.
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1681150