Apparatus for reducing jitter in a desynchronizer

Details Apparatus for reducing jitter in a desynchronizer Apparatus for reducing jitter in a desynchronizer

H - Electricity

04

L

H04L 1/00 (2006.01) H04J 3/07 (2006.01) H04L 7/00 (2006.01)

Patent

CA 2234857

An apparatus, to be used in a desynchronizer, for minimizing the output jitter of the desynchronizer. The desynchronizer is assumed to include a bit buffer for staging data that is to be output. The desynchronizer is also assumed to include a means for decoding the input signal to determine how justification opportunities in the input signal are used and therefore what justification bits must be leaked by the desynchronizer. The apparatus and method of the present invention uses the information about the incoming justification bits or incoming justification bytes and the state of the buffer to determine the longest possible time to wait before issuing a command to momentarily speed up or delay outputting the next data unit from the bit buffer. This speeding up or delay is caused by sending a clock signal to the bit buffer that is shifted in phase by a small amount, thereby spreading out the effect of an incoming positive or negative justification bit or byte over many periods of the output clock of the desynchronizer.

L'invention est un dispositif utilisé dans un désynchronisateur qui sert à minimiser le sautillement de sortie dans ce dernier. On suppose que ce désynchronisateur comprend un tampon à bits servant au stockage des données à transmettre. On suppose également que ce désynchronisateur est doté d'un dispositif de décodage du signal d'entrée qui sert à déterminer comment sont utilisées les possibilités de justification contenues dans le signal d'entrée et, par conséquent, quels doivent être les bits de justification transmis par le désynchronisateur. Le dispositif et la méthode de la présente invention utilisent l'information sur les bits de justification incidents ou les octets de justification incidents et la situation du tampon pour déterminer l'intervalle d'attente le plus long avant d'émettre un ordre en vue d'accélérer ou de retarder momentanément la transmission de l'unité de données suivante par le tampon à bits. Cette accélération ou ce retardement est causé par la transmission d'un signal d'horloge au tampon à bits qui est légèrement déphasé, ce qui étend sur plusieurs périodes du signal d'horloge produit par le désynchronisateur l'effet produit par un bit ou un octet de justification incident positif ou négatif.

Affiliated with

Also associated with

Rating

Apparatus for reducing jitter in a desynchronizer does not yet have a rating. At this time, there are no reviews or comments for this patent.

If you have personal experience with Apparatus for reducing jitter in a desynchronizer, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Apparatus for reducing jitter in a desynchronizer will most certainly appreciate the feedback.

Rate now

Comments { 0 }

Profile ID: LFCA-PAI-O-1879980