Architecture, method(s) and circuitry for low power memories

Details Architecture, method(s) and circuitry for low power memories Architecture, method(s) and circuitry for low power memories

G - Physics

11

C

G11C 7/00 (2006.01) G11C 8/12 (2006.01) G11C 8/14 (2006.01) G11C 8/18 (2006.01)

Patent

CA 2384862

A circuit comprising a first and second bitline, a plurality of groups of memory cells and a control circuit. The first and second bitlines may each be configured to read and write to one or more of the plurality of groups of memory cells. Each of the plurality of bitline pairs may be interdigitated. The control circuit may be configured to select an active group of said plurality of groups in response to one or more control signals. The control circuit may be implemented within the groups of memory cells.

Un circuit comprend des premier et deuxième canaux bits, une pluralité de groupes de cellules mémoire et un circuit de commande. Les premier et deuxième canaux bits peuvent chacun être configurés pour lire un ou plusieurs groupes de cellules mémoire ou pour écrire sur un ou plusieurs de ces derniers. Chacune des diverses paires de canaux bits peut être interdigitée. Le circuit de commande peut être configuré pour sélectionner un groupe actif parmi la pluralité de groupes en réponse à un ou plusieurs signaux de commande. Le circuit de commande peut être réalisé et utilisé dans les groupes de cellules mémoire.

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