G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 9/38 (2006.01)
Patent
CA 2424572
An asynchronous pipeline for high-speed applications uses simple transparent latches in its datapath and small latch controllers for each pipeline stage. The stages communicate with each other using request signals and acknowledgment signals. Each transition on the request signal indicates the arrival of a distinct new data item. Each stage comprises a data latch that is normally enabled to allow data to pass through, and a latch controller that enables and disables the data latch. The request signal and the data are inputs to the data latch. Once the stage has latched the data, a done signal is produced, which is sent to the latch controller, to the previous stage as an acknowledgment signal, and to the next stage as a request signal. The latch controller disables the latch upon receipt of the done signal, and re-enables the data latch upon receipt of the acknowledgment signal from the next stage. For correct operation, the request signal must arrive at the stage after the data inputs have stabilized. The asynchronous pipeline may incorporate logic elements to combine data, as well as matched delay elements for the request, acknowledgment, and done signals. The asynchronous pipeline may also incorporate clocked CMOS logic gates. Fork and join structures are also provided by the asynchronous pipeline design.
L'invention concerne un pipeline asynchrone destiné à des applications à vitesse élevée et mettant en oeuvre des systèmes de verrouillage transparents simples dans son parcours de données et des petites unités de commande des systèmes de verrouillage destinées à chaque étage du pipeline. Les étages communiquent entre eux, au moyen de signaux de requête et de signaux d'accusé de réception. Chaque transition sur le signal de requête indique l'arrivée d'un nouvel élément de données distinct. Chaque étage comprend un système de verrouillage de données généralement activé, de manière à permettre à des données de passer à travers, ainsi qu'une unité de commande du système de verrouillage activant et désactivant le système de verrouillage des données. Le signal de requête et les données représentent des entrées pour le système de verrouillage des données. Une fois que l'étage a verrouillé les données, un signal réalisé est produit, lequel est envoyé à l'unité de commande du système de verrouillage, à l'étage précédent comme signal d'accusé de réception et à l'étage suivant comme signal de requête. L'unité de commande désactive le système de verrouillage au moment de la réception du signal réalisé et réactive le système de verrouillage des données au moment de la réception du signal d'accusé de réception provenant de l'étage suivant. Le signal de requête doit arriver à l'étage après la stabilisation des entrées des données, en vue d'obtenir un fonctionnement correct. Le pipeline asynchrone peut comprendre des éléments logiques, de manière à combiner des données, ainsi que des éléments de retard appariés destinés aux signaux de requête, d'accusé de réception et réalisés. Le pipeline asynchrone peut également comprendre des grilles logiques CMOS synchronisées. La conception du pipeline asynchrone met également en place des structures à fourchette et à connexion.
Nowick Steven M.
Singh Montek
Smart & Biggar
The Trustees Of Columbia University In The City Of New York
LandOfFree
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Profile ID: LFCA-PAI-O-1829932