At-speed multi-port memory array test method and apparatus

Details At-speed multi-port memory array test method and apparatus At-speed multi-port memory array test method and apparatus

G - Physics

11

C

G11C 29/34 (2006.01)

Patent

CA 2641354

A multi-port memory array is tested by simultaneously writing data to the array via two or more write ports, and/or simultaneously reading data from the array via two or more read ports, at the processor operating frequency. Comparing the data read from the array to that written to the array may be performed sequentially or in parallel. Comparator circuits are effectively disabled during normal processor operations. By simultaneously writing and/or reading data via multiple ports, latent electrical marginalities may be exposed. In addition, writing test patterns using multiple write ports and reading the patterns using multiple read ports significantly reduces test time during semiconductor manufacturing tests.

La présente invention concerne un réseau de mémoire multi-port qui est testé en écrivant simultanément des données sur le réseau via deux ports d'écriture ou plus ou la lecture simultanée de données du réseau via deux ports de lecture ou plus, à la fréquence de fonctionnement du processeur. La comparaison des données lues du réseau avec celles écrites sur le réseau peut être réalisée de manière séquentielle ou en parallèle. Les circuits de comparateur sont efficacement désactivés pendant les opérations normales du processeur. En écrivant ou en lisant simultanément des données via plusieurs ports, les marginalités électriques latentes peuvent être exposées. En outre, les motifs de test d'écriture utilisant plusieurs ports d'écriture et lisant les motifs à l'aide de plusieurs ports de lecture réduisent considérablement le temps de test pendant les tests de fabrication des semi-conducteurs.

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