H - Electricity – 04 – J
Patent
H - Electricity
04
J
H04J 3/02 (2006.01) H04L 12/56 (2006.01)
Patent
CA 2064323
On time division multiplexing first through N-th input signals, each having a bit rate V to represent successive ATM cells, a multiplexing section (12, 13') multiplexes the first through the N-th input signals and a dummy input signal into a time division multiplexed signal having another bit rate V x (N+l) and comprising first through N-th multiplexed cells and a dummy multiplexed cell. The first through the N-th and the dummy multiplexed cells are derived from the first through the N-th and the dummy input signals, respectively. A controller (16') successively writes valid cells of the first through the N-th multiplexed cells in an FIFO memory (15) as written cells at a writing rate equal to the bit rate V x (N+l) for a writing time interval defined by the first through the N-th multiplexed cells and reads the written cells from the FIFO memory in a first-in first-out order as a read-out signal at a reading rate equal to the bit rate V x (N+l) for a reading time interval defined by the dummy multiplexed cell. A converter (17) converts the read-out signal into a multiplexed output signal having the bit rate V.
Lors du multiplexage temporel d'un premier à un N-ième signal d'entrée, chacun ayant un débit binaire V pour représenter des cellules ATM successives, une section de multiplexage (12, 13') multiplexe du premier au N-ième signal d'entrée ainsi qu'un signal d'entrée fictif en un signal multiplexé dans le temps ayant un autre débit binaire V x (N+1) et comprenant de la première à la N-ième cellule multiplexée ainsi qu'une cellule multiplexée fictive. Les cellules comprises entre la première et la N-ième cellule multiplexée ainsi que la cellule multiplexée fictive sont dérivées à partir du premier au N-ième signal et du signal d'entrée fictif, respectivement. Un contrôleur (16') écrit successivement dans les cellules valides d'une mémoire FIFO (15) qui vont de la première à la N-ième cellule multiplexée, le débit d'écriture étant égal au débit binaire V x (N+1) pour un intervalle d'écriture défini par les cellules allant de la première à la N-ième cellule multiplexée. Le contrôleur lit lesdites cellules à partir de la mémoire FIFO dans l'ordre d'enregistrement à une vitesse de lecture égale au débit binaire V x (N+1) pour un intervalle de lecture défini par la cellule multiplexée fictive. Un convertisseur (17) convertit le signal de lecture en un signal de sortie multiplexé ayant le débit binaire V.
Corporation Nec
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1802953