H - Electricity – 03 – K
Patent
H - Electricity
03
K
H03K 19/00 (2006.01) H03K 19/177 (2006.01)
Patent
CA 2442815
A technique for reducing leakage current in static CMOS devices by adding additional transistors in series between selected inverters and ground or power. NMOS and PMOS transistors are added to selected buffers comprised of two inverters in series. The PMOS transistor (124) is connected between the first inverter (112,114) and power (Vdd) and the NMOS transistor (126) is connected between the second inverter (128) and ground. The added transistors are controlled by a memory cell (130) to be on when the buffer is being used and off when the buffer is unused. Alternatively, no PMOS transistor is added and an existing PMOS transistor of the first inverter is manufactured to sit in a Vgg well. The same tech niques are employed with selected buffer pairs.
L'invention concerne une technique permettant de réduire un courant de fuite dans des dispositifs CMOS statiques par adjonction de transistors supplémentaires montés en série entre des onduleurs sélectionnés et la terre ou une puissance. On ajoute des transistors MOS et PMOS à des tampons sélectionnés constitués de deux onduleurs montés en série. Le transistor PMOS (124) est connecté entre le premier onduleur (112,114) et la puissance (Vdd), et le second transistor NMOS (126) est connecté entre le second onduleur (128) et la terre. Les transistors ajoutés sont commandés à l'aide d'une cellule de mémoire (130) qui est activée lorsqu'on utilise le tampon et qui est désactivée lorsqu'on utilise pas ledit tampon. Dans un autre mode de réalisation, on n'ajoute pas de transistor PMOS et un transistor PMOS existant du premier onduleur est conçu de façon à être disposé dans un puits Vgg. On utilise la même technique avec des paires de tampons sélectionnés.
Smart & Biggar
Xilinx Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1964270