Bus interface control circuit

Details Bus interface control circuit Bus interface control circuit

G - Physics

06

F

G06F 13/36 (2006.01) G06F 13/42 (2006.01)

Patent

CA 2266076

A control circuit for the interface circuit of a module of a distributed process control system permits its kernel submodule and peripheral submodule to communicate through the interface circuit notwithstanding that the structure and protocol of module BUS of the kernel submodules is incompatible with the structure and protocol of the PCI BUS of the peripheral submodule. The control circuit includes a module BUS state machine (MBSM), a PCI target state machine (PTSM), an arbiter state machine (ARSM), and an address decode logic (ADL) circuit. In response to control signals from the kernel and peripheral submodules applied to the control circuit over their respective buses, and control signals produced by the MBSM, the PTSM, the ARSM, and the ADL circuit. Which one of the two submodules is granted access to the registers of the interface circuit is determined by the control circuit which also grants the peripheral submodule access through the interface circuit to the memory of the kernel submodule. If both submodules request access to the interface circuit at the same time the peripheral submodule has priority. The control circuit prevents either submodule from successive accesses to the interface circuit if the other submodule has a request for access pending.

Ce circuit de commande agissant pour le circuit d'interface d'un module d'un système décentralisé de contrôle de processus permet à son sous-module de noyau et à son sous-module périphérique de communiquer par le biais du circuit d'interface en dépit de l'incompatibilité de la structure et du protocole du BUS de module des sous-modules de noyau avec la structure et le protocole du BUS PCI du sous module périphérique. Le circuit de commande comporte un automate fini BUS de module (MBSM), un automate fini cible PCI (PTSM) et un automate fini arbitre (ARSM) et un circuit de logique de décodage d'adresse (ADL). En réponse à des signaux de commande provenant des sous-modules de noyau et des sous-modules périphériques appliqués au circuit de commande sur leurs bus respectifs et à des signaux de commande produits par le MBSM, le PTSM, l'ARSM et le circuit ADL, celui des deux sous-modules à qui est accordé l'accès aux registres du circuit d'interface est déterminé par le circuit de commande qui confère également l'accès au sous-module périphérique par le biais du circuit d'interface à la mémoire du sous-module de noyau. Si les deux sous-modules réclament en même temps un accès au circuit d'interface, c'est le sous-module périphérique qui a la priorité. Le circuit de commande interdit à l'un des sous-modules un accès successif au circuit d'interface si la demande d'accès de l'autre sous-module est en instance.

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