Bus master arbitration circuitry having improved prioritization

Details Bus master arbitration circuitry having improved prioritization Bus master arbitration circuitry having improved prioritization

G - Physics

06

F

G06F 13/20 (2006.01) G06F 13/364 (2006.01)

Patent

CA 2140686

An arbiter which allows retried requests to have high priority in subsequent arbitrations by not changing priority on a granted, but aborted, access to the bus and yet prevents the aborted requestor from thrashing the bus by masking its bus request signal until the data is available. Further, should an access to main memory be retried, all bus requests except the one from the memory system are masked to provide the memory system the highest effective priority to allow any flushing operations to occur. The masking of the various bus requests allows the arbiter to control access to a PCI standard bus without requiring that specific signals be added. The arbiter further includes modified priority LRU techniques and provides a locking requestor with an additional, highest priority position if retried.

Arbitre permettant que les demandes réitérées aient une haute priorité dans les arbitrages ultérieurs en ne changeant pas la priorité d'un accès accordé, mais non exécuté, au bus, tout en évitant que la demande abandonnée empêche le bus de fonctionner car le signal de demande au bus est masqué jusqu'à ce que les données soient disponibles. De plus, si une demande d'accès à la mémoire principale est répétée, toutes les demandes de bus, sauf celle du système de mémoire, sont masquées afin que la mémoire dispose de la priorité la plus élevée pour permettre des opérations de vidage. Le masquage des différentes demandes de bus permet à l'arbitre de commander l'accès à un bus conforme à la norme PCI sans avoir à ajouter des signaux spécifiques. L'arbitre se fonde également sur le principe d'ancienneté (LRU) et les priorités modifiées et fournit une demande maintenue avec la priorité la plus élevée, si elle est réitérée.

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