G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/10 (2006.01) G06F 12/08 (2006.01) G06F 13/20 (2006.01)
Patent
CA 2240616
A cache system provides for accessing set associative caches with no increase in critical path delay, for reducing the latency penalty for cache accesses, for reducing snoop busy time, and for responding to MRU misses and cache misses. The cache array is accessed by multiplexing two most-recently-used (MRU) arrays which are addressed and accessed substantially in parallel with effective address generation, the outputs of which MRU arrays are generated, one by assuming a carryin of zero, and the other by assuming a carryin of one to the least significant bit of the portion of the effective addressed used to access the MRU arrays. The hit rate in the MRU array is improved by hashing within an adder the adder's input operands with predetermined additional operand bits.
Système de cache permettant d'avoir accès à des caches associatives sans accroître le retard de chemin critique, de réduire le retard d'accès en mémoire cache, de réduire le temps de surveillance, de remédier aux échecs de recherches en mémoire MRU et en mémoire cache. L'accès à la matrice de cache se fait par multiplexage des deux matrices les plus récemment utilisées (most-recently-used : MRU), dont l'adressage et l'accès se font essentiellement en parallèle avec la production des adresses effectives, les sorties de ces matrices étant générées, l'une par report de zéro, l'autre par report de un au bit de poids faible de la partie de l'adresse effective utilisée pour l'accès aux matrices MRU. Le taux de réussite des recherches en matrice MRU est amélioré par hachage, à l'intérieur d'un circuit d'addition, des opérandes d'entrée de ce circuit avec des bits d'opérande supplémentaires prédéterminés.
Eickemeyer Richard James
Jeremiah Thomas Leo
International Business Machines Corporation
Saunders Raymond H.
LandOfFree
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Profile ID: LFCA-PAI-O-1416127