H - Electricity – 03 – M
Patent
H - Electricity
03
M
H03M 13/00 (2006.01) H03M 13/41 (2006.01) H04L 1/00 (2006.01)
Patent
CA 2339257
A serial Viterbi decoder having a chainback cache is provided for use in a mobile telephone. In one embodiment described herein, the decoder includes a branch error metric block, an add-compare-select unit, and a chainback block including a chainback RAM, a full chainback cache and chainback controller circuitry. The chainback cache caches decision bits from previous process cycles such that full chainback operations need not always be performed. The chainback cache is configured to cache on all reads. With the chainback cache, significant savings in power consumption and processing time may be achieved with only a relatively modest increase in the amount of circuitry required. In another embodiment, a full chainback cache is not provided. Rather, the chainback block instead includes an L+1 bit RAM, an updown counter and a shift register configured to emulate a chainback cache. In still another embodiment, an L bit shift register is employed instead of the combination of the L+1 bit RAM and updown counter. In the various embodiments, the chainback block may be configured to perform only one chainback read in each process cycle or may be configured to perform m chainback reads in each process cycle. In still other embodiments, the chainback block is configured to perform chainback operations based on a through b reads where the cache is accessed for each read after a reads have been done until b reads have been performed or a match is obtained. In still further embodiments, the chainback block is configured to perform chainback operations over multiple process cycles rather than only a single process cycle.
L'invention concerne un décodeur série de Viterbi comprenant une antémémoire de chaînage arrière convenant pour un téléphone mobile. Dans une forme d'exécution décrite, ce décodeur comprend un bloc de métrique d'erreur de branchement, une unité addition-comparaison-sélection (ACS) et un bloc de chaînage arrière comprenant une mémoire RAM de chaînage arrière, une antémémoire de chaînage arrière complet et des circuits de commande de chaînage arrière. L'antémémoire de chaînage arrière mémorise les bits de décision des cycles de traitement précédents de sorte qu'il n'est pas toujours nécessaire d'effectuer des opérations de chaînage arrière complètes. L'antémémoire de chaînage arrière est configurée de manière à mettre en antémémoire toutes les lectures. Cette antémémoire de chaînage arrière permet de réaliser des économies importantes d'énergie et de temps de traitement tout en ne nécessitant qu'une augmentation relativement modeste du nombre de circuits. Une autre forme d'exécution ne comprend pas d'antémémoire de chaînage arrière complet, mais le bloc de chaînage arrière comprend une mémoire RAM L+1 bit, un compteur-décompteur et un registre à décalage configurés afin d'émuler une antémémoire de chaînage arrière. Dans une forme d'exécution encore différente, la combinaison mémoire RAM L+1 bit et compteur-décompteur est remplacée par un registre à décalage L bit. Dans les différentes formes d'exécution, le bloc de chaînage arrière peut être configuré soit pour exécuter une seule lecture de chaînage arrière par cycle de traitement soit pour exécuter m lectures de chaînage arrière par cycle de traitement. Dans d'autres formes d'exécution, le bloc de chaînage arrière est configuré de manière à exécuter des opérations de chaînage arrière basées sur des lectures de a à b au cours desquelles l'antémémoire est sollicitée pour chaque lecture après l'exécution des lectures a jusqu'à ce que les lectures b aient été exécutées ou qu'une concordance soit constatée. Dans d'autres formes d'exécution, le bloc de chaînage arrière est configuré pour exécuter des opérations de chaînage arrière au cours de cycles de traitement multiples plutôt qu'au cours d'un seul cycle de traitement.
Qualcomm Incorporated
Smart & Biggar
LandOfFree
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