Clash-free irregular-repeat-accumulate code

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H - Electricity

03

M

H03M 13/11 (2006.01)

Patent

CA 2604939

Methods, apparatuses, and systems are presented for performing data encoding involving receiving a sequence of data bits, encoding the sequence of data bits in accordance with a parity check matrix (H-matrix) to generate a sequence of encoded bits, wherein the H-matrix is capable of being partitioned into a first matrix and a second matrix, the first matrix being a dual- diagonal matrix, the second matrix comprising one or more vertically stacked sub-matrices, each sub-matrix consisting of a plurality of columns, each column having a column weight of no more than 1, wherein the second matrix is capable of being expressed as a product of a parity check matrix, an interleaver permutation matrix, and a repeat block matrix, and the interleaver permutation matrix satisfies a clash-free interleaver constraint, and outputting the sequence of encoded bits.

L'invention porte sur des procédés, sur des appareils et sur des systèmes destinés à effectuer un codage de données et consistant à recevoir une séquence de bits de données, coder la séquence de bits de données conformément à une matrice de contrôle de parité (matrice H) afin de générer une séquence de bits codés. La matrice H peut être cloisonnée en une première et une seconde matrice, la première matrice étant une matrice à double diagonale, la seconde matrice comprenant une ou plusieurs matrices empilées verticalement, chaque sous-matrice étant constituée d'une pluralité de colonnes et chaque colonne ayant une hauteur inférieure ou égale à 1. La seconde matrice peut être exprimée comme un produit d'une matrice de contrôle de parité, une matrice de permutation d'entrelaceur et une matrice de blocs de répétition, et la matrice de permutation d'entrelaceur satisfait à une contrainte d'entrelaceur sans conflit et génère la séquence de bits codés.

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