Clock dejitter circuits for regenerating jittered clock signals

Details Clock dejitter circuits for regenerating jittered clock signals Clock dejitter circuits for regenerating jittered clock signals

H - Electricity

04

J

H04J 3/06 (2006.01) G06F 5/06 (2006.01) H03K 3/01 (2006.01) H04J 3/07 (2006.01)

Patent

CA 2068867

Clock dejitter circuits are provided and comprise control circuits (30) for generating a plurality of pulses over a clock cycle, and clock circuits (60) for tracking the speeds of jittered incoming data signal arid based on those speeds, and utilizing the plurality of pulses, generating substantially unjittered data signals at the nominal rates of the jittered. incoming signals. A control circuit (30) broadly includes a divide by value x-divide by value x + I circuit (42) which receives a fast input clock signal, a modules y counter (46), and a count decode (52) for providing z control pulses over the count of y, and a logic gate (56) for taking the outputs from the count decode (52) and controlling the divide block (42) to guarantee that the divide block (42) divides the fast input clock signal by value x q.times for every r times the divide. block (42) divides the fast input clock signal by value x + i ; wherein q plus r equals y, and z equals either q+ I or r+ I.

L'invention concerne des circuits anti-sautillement d'horloge qui comprennent des circuits de commande (30) lesquels génèrent une pluralité d'impulsions sur un cycle d'horloge, et des circuits d'horloge (60) pour suivre les vitesses d'un signal de données entrant sautillant basé sur ces vitesses, et utilisant la pluralité d'impulsions, et générer des signaux de données sensiblement non sautillants à des vitesses nominales des signaux entrant sautillants. Un circuit de commande (30) comprend d'une manière générale un circuit valeur x divisé par valeur x+1 (42) qui reçoit un signal d'horloge d'entrée rapide, un compteur de module y (46), et un décodeur de comptage (52) pour envoyer des impulsions de commande z par-dessus le comptage de y, et une porte logique (56) pour prendre les sorties provenant du décodeur de comptage (52) et commander le bloc de division (42) afin de s'assurer que le bloc de division (42) divise le signal d'horloge d'entrée rapide par la valeur x q x pour chaque nombre de fois r que le bloc de division (42) divise le signal d'horloge d'entrée rapide par la valeur x+1; q+r étant égal à y, et z étant égal soit à q+1 soit à r+1.

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