Clock pulse and data regenerator for different data rates

H - Electricity – 04 – L

Patent

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H04L 7/033 (2006.01) H03L 7/087 (2006.01) H03L 7/113 (2006.01) H03L 7/14 (2006.01) H03L 7/197 (2006.01) H04L 25/02 (2006.01)

Patent

CA 2389160

The clock and data regenerator comprises a control loop which is controlled by a phase discriminator (PD) and two frequency discriminators (FD1, FD2). The first frequency discriminator (FD1) enlarges the catchment range of the control loop in a known manner. The second frequency discriminator (FD2) determines the ratio of the bit rates of the clock signal (TS) which it produces itself and of the data signal (DSF). It sets the loop frequency divider (6) appropriately, and supplies a control voltage for setting the oscillator (5) until the first frequency discriminator (FD1) can carry out this function.

La figure 1 présente le schéma de principe des connexions du régénérateur selon l'invention, lequel possède un dispositif de régulation en fréquence et un dispositif de décalage de phase. L'oscillateur à accrochage de phase (PLL) comprend un démodulateur de phase (PD), un filtre de boucle, un oscillateur contrôlable (5) et un diviseur de fréquence (6) qui génère un signal de synchronisation (TS) qui est réinjecté à une deuxième entrée du démodulateur de phase (PD). On utilise un signal de référence comme signal de données (DSF). L'invention a pour objet de proposer un régénérateur de rythme et de données qui fonctionne en continu pour différents débits binaires du signal de données. Ce régénérateur doit être perfectionné de façon à pouvoir également traiter différents signaux de données codés.

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