Clock signal cleaning circuit

Details Clock signal cleaning circuit Clock signal cleaning circuit

H - Electricity

03

L

H03L 7/00 (2006.01) H03L 1/00 (2006.01) H04L 7/00 (2006.01)

Patent

CA 2236423

A device which reduces fitter and narrows the frequency spectrum of a fitter- ridden clock signal includes a basic unit having a plurality of series connected delay elements outputs from each delay element are all connected to an AND/NAND gate. A front end of the device locates missing clock pulses and ensures regular clock pulses are relayed to the remainder of the device. A succeeding section including plural basic units hones the signal such that fitter elements are removed. By the output of this section time duty cycles are uneven, a positive edge triggered flip-flop is then used to obtain 50 % duty cycles at the expense of halving the clock signal's frequency. Optionally a frequency doubler can be employed to regain the clock signal's original frequency.

Un dispositif qui diminue les sautillements et réduit de spectre de fréquence d'un signal d'horloge affecté de sautillements comprend une unité de base présentant une pluralité de sorties d'éléments de temporisation reliées chacune en série depuis chaque élément de temporisation à une porte ET/NON-ET. Une extrémité avant du dispositif localise les impulsions d'horloge manquantes et s'assure de ce que des impulsions d'horloge régulières sont transmises au restant du dispositif. Une section suivante comprenant plusieurs unités de base affine le signal jusqu'à l'élimination des sautillements. A la sortie de cette section, les cycles de marche sont irréguliers dans le temps et on utilise un flip-flop positif déclenché par un front pour obtenir des facteurs de marche de 50 %, cela au détriment d'une division par deux de la fréquence du signal d'horloge. On peut utiliser un doubleur de fréquence pour revenir à la fréquence d'origine du signal d'horloge.

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