Code design and implementation improvements for low density...

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H - Electricity

03

M

H03M 13/00 (2006.01)

Patent

CA 2577291

Methods and systems for designing LDPC codes (102) are disclosed. A method in accordance with the present invention comprises configuring a plurality of parallel accumulation engines (500), a number of the plurality of parallel accumulation engines (500) equal to M, accumulating a first information bit at a first set of specific parity bit addresses (502) using the plurality of parallel accumulation engines (500), increasing a parity bit address (504) for each member of the first set of specific parity bit addresses by a pre- determined offset for each new information bit, accumulating subsequent information bits at parity bit addresses that are offset from the specific parity bit addresses by a pre-determined offset until an M+1 information bit is reached (506), accumulating the next M information bits at a second set of specific parity bit addresses using the plurality of parallel accumulation engines (508), increasing a parity bit address for each member of the second set of specific parity bit addresses by the pre-determined offset for each new information bit (510); and repeating accumulating and increasing the addresses until the information bits are exhausted (512).

L'invention porte sur des procédés et des systèmes de conception de codes LDCP. Le procédé de l'invention consiste à configurer une pluralité de moteurs d'accumulation parallèles, un certain nombre de moteurs d'accumulation parallèles étant égaux à M, à accumuler un premier bit d'informations dans un premier ensemble d'adresses de bit de parité spécifique au moyen de la pluralité de moteurs d'accumulation parallèles, à augmenter une adresse de bit de parité pour chaque élément du premier ensemble d'adresses de bit de parité spécifique au moyen d'un décalage prédéterminé pour chaque nouveau bit d'informations, à accumuler des bits d'informations ultérieurs au niveau des adresses de bit de parité qui sont issues des adresses de bit de parité spécifique au moyen d'un décalage prédéterminé jusqu'à ce qu'un bit d'informations M+1 soit atteint, à accumuler les bits d'informations M suivants dans un second ensemble d'adresses de bit de parité spécifique au moyen de la pluralité de moteurs d'accumulation parallèles, à augmenter une adresse de bit de parité pour chaque élément du second ensemble d'adresses de bit de parité spécifique au moyen du décalage prédéterminé pour chaque nouveau bit d'informations ; et à répéter l'accumulation et l'augmentation des adresses jusqu'à ce que les bits d'informations soient épuisés.

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