H - Electricity – 04 – J
Patent
H - Electricity
04
J
H04J 3/02 (2006.01) H03M 13/35 (2006.01) H04L 1/00 (2006.01) H04L 1/22 (2006.01) H04L 12/56 (2006.01) H04Q 11/04 (2006.01)
Patent
CA 2068270
In a device controlled by an original control signal for correcting a header error in an original STM signal comprising first through P-th header blocks and an HEC (header error check) block, each header block comprising first through N-th ATM cell header units, the HEC block comprising first through N-th ATM cell HEC units, a delay circuit (49) produces a delayed STM signal (S') by giving the original STM signal (S) a delay equal to (P x N) times an interval of each of the header and the HEC units. Another delay circuit (51) produces a delayed control signal (C') by giving the original control signal (C) the delay. In accordance with an n-th check result produced by an error checking section (43, 45, 47) controlled by the original control signal to check the header error in the original STM signal, an error correcting section (53, 55, 59, 61) corrects the header error in connection with an n-th ATM cell header unit of a p-th header block of the delayed STM signal when the delayed control signal indicates the n-th ATM cell header unit of the p-th header block, where n and p are variable between 1 and N (both inclusive) and between 1 and P (both inclusive), respectively.
Dans un dispositif commandé par un signal de commande d'origine afin de corriger une erreur d'en-tête dans un signal STM d'origine comprenant du premier au P-ième bloc d'en-tête et un bloc HEC (vérification d'erreur d'en-tête), chaque bloc d'en-tête comprend de la première à la N-ième unité d'en-tête de cellule ATM, et le bloc HEC comprend de la première à la N-ième unité HEC de cellule ATM. Dans ce dispositif donc, un circuit de temporisation (49) produit un signal STM temporisé (S') en retardant le signal STM d'origine (S) d'un délai égal à (P x N) fois un intervalle de l'en-tête et de chacune des unités HEC. Un autre circuit de temporisation (51) produit un signal de commande temporisé (C') en retardant le signal de commande d'origine (C). Conformément à un n-ième résultat de vérification produit par une section de vérification d'erreur (43, 45, 47) commandée par le signal de commande d'origine afin de vérifier l'erreur d'en-tête dans le signal STM d'origine, une section de correction d'erreur (53, 55, 59, 61) corrige l'erreur d'en-tête en relation avec une N-ième unité d'en-tête de cellule d'un p-ième bloc d'en-tête du signal STM temporisé lorsque le signal de commande temporisé indique la n-ième unité d'en-tête de cellule ATM du p-ième bloc d'en-tête, n et p étant des variables comprises de façon inclusive entre 1 à N, et entre 1 à P, respectivement.
Corporation Nec
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1952257