Complementary logic input parallel (clip) logic circuit family

Details Complementary logic input parallel (clip) logic circuit family Complementary logic input parallel (clip) logic circuit family

H - Electricity

03

K

H03K 19/094 (2006.01) H01L 27/092 (2006.01) H03K 3/356 (2006.01) H03K 19/0948 (2006.01) H03K 19/096 (2006.01)

Patent

CA 2101559

A high speed low capacitance Complementary Logic Input Parallel (CLIP) logic family includes an FET driving stage, a complementary FET inverter, and at least one gating FET. The dimensions of the gating FET are controlled relative to the dimensions of the driving stage FETs to provide a high speed logic circuit. AND and OR CLIP logic circuits may be provided. A clocked CLIP logic circuit may be provided by adding a clocking FET. A latching clocked CLIP logic circuit may also be provided by adding a latching FET. In the latching clocked CLIP logic circuit, the gate output is latched so that it does not change during the clock period regardless of changes in the logic inputs of the circuit. The speed of the CLIP logic circuits may be further increased by including germanium in the channel of its P-channel FETs to thereby increase carrier mobility in the P-channel FETs. The N-channel FETs are free of germanium. The internal capacitance of the CLIP logic circuits is also decreased by using common diffusion regions in the integrated circuit for pairs of driving stage FETs. Common source and/or common drain diffusion regions may be used.

Une famille logique parallèle à entrée logique complémentaire à haute vitesse et faible capacitance (CLIP) comprend un étage de commande d'un transistor à effet de champ FET (11), un inverseur FET complémentaire (14), et au moins un FET de déclenchement (13a-13b). Les dimensions du FET (13) de déclenchement sont déterminées par rapport aux dimensions des transistors à effet de champ FETs (11a-11f) de l'étage de commande pour obtenir un circuit logique à haute vitesse. Des circuits logiques ET et OU CLIP peuvent être obtenus. Un circuit logique CLIP synchronisé peut être obtenu en ajoutant un transistor FET de synchronisation. Un circuit logique CLIP synchronisé de verrouillage peut également être obtenu en ajoutant un transistor FET de verrouillage. Dans le circuit logique CLIP synchronisé de verrouillage, la sortie de la porte est verrouillée de sorte qu'il ne change pas pendant la période de synchronisation indépendamment des modifications des entrées logiques du circuit. La vitesse des circuits logiques CLIP peut encore être accrue en incorporant du germanium dans le canal de ses transistors FETs à canal P de manière à augmenter la mobilité porteuse dans les transistors FETs à canal P. Les transistors FETs à canalN n'ont pas de germanium. La capacitance interne des circuits logiques CLIP est diminuée en utilisant des régions communes de diffusion dans le circuit intégré pour des pairs de transistors FETs de l'étage de commande. Des régions de diffusion de source commune et/ou de drain commun peuvent être utilisées.

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