G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 5/00 (2006.01) G06F 7/00 (2006.01) G06F 9/00 (2006.01) G06F 9/30 (2006.01) G06F 9/302 (2006.01) G06F 9/345 (2006.01) G06F 9/38 (2006.01) G06F 15/00 (2006.01)
Patent
CA 2284772
A processor having a modified Harvard architecture having first and second memories (224 X, Y), an address register file divided into first and second sets of registers (216 X, Y), first and second stream registers (226 X, Y), and a general purpose register file (218) for performing data streaming. The first and second sets of registers respectively address the first and second memories which, in turn, load data into the first and second stream registers. An arithmatic logic unit (ALU, 230) accepts the stream registers and general purpose registers as inputs. Stream instructions are encoded such that a single instruction specifies an ALU operation performed on selected ALU inputs and where to store the results of the ALU operation, loads new values into the stream registers, and updates the address registers. A stream instruction has three operand fields respectively specifying two operands for the next ALU operation and a location to store the result of the current ALU operation. The bits in the fields for specifying a stream register and addressing mode are positionally overlapped with the bits for specifying a particular general purpose register. This encoding allows a simple instruction decoding mechanism while enabling parallel memory accesses and address update in a compact instruction.
L'invention concerne un processeur présentant une architecture Harvard modifiée avec une première et une seconde mémoires (224 X, Y), et un registre adresse divisé en un premier et un second ensembles de registres (216 X, Y). Ce registre adresse est également divisé en un premier et un second registres d'enregistrement et de lecture en continu (226, X, Y), et en un registre banalisé (GPR)(218), afin d'enregistrer et de lire en continu des données. Les premier et second ensembles de registres accèdent respectivement aux première et seconde mémoires, qui à leur tour, chargent des données dans les premier et second registres d'enregistrement et de lecture en continu. Une unité arithmétique et logique (ALU, 230) accepte ces registres d'enregistrement et de lecture en continu, ainsi que les registres banalisés, en tant qu'entrées. Des instructions d'enregistrement et de lecture en continu sont codées de sorte qu'une seule instruction peut à la fois désigner une opération ALU réalisée sur les entrées ALU sélectionnées afin de choisir l'emplacement de stockage des résultats de cette opération ALU, charger de nouvelles valeurs dans les registres d'enregistrement et de lecture en continu, et mettre à jour les registres adresses. Une instruction d'enregistrement et de lecture en continu comprend trois zones opérandes, qui désignent respectivement deux opérandes pour l'opération ALU suivante, ainsi qu'un emplacement pour stocker le résultat de l'opération ALU en cours. Les bits situés dans ces zones afin de désigner le registre d'enregistrement et de lecture en continu et le mode d'adressage sont chevauchés par les bits destinés à désigner un registre banalisé particulier. Ce codage permet un décodage simple des instructions, ainsi qu'un accès mémoire parallèle et une mise à jour des adresses sous la forme d'une instruction compacte.
Agrawal Nitin
Nanda Sunil
S3 Graphics Co. Ltd.
S3 Incorporated
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1851601