G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/14 (2006.01) G06F 13/16 (2006.01)
Patent
CA 2119401
A memory controller which makes maximum use of any processor pipelining and runs a large number of cycles concurrently. The memory controller can utilize different speed memory devices at their desired optimal speeds. The functions are performed by a plurality of simple, interdependent state machines, each responsible for one small portion of the overall operation. As each state machine reaches has completed its function, it notifies a related state machine that it can now proceed and proceeds to wait for its next start or proceed indication. The next state machine operates in a similar fashion. The state machines responsible for the earlier portions of a cycle have started their tasks on the next cycle before the state machines responsible for the later portions of the cycle have completed their tasks. The memory controller is logically organized as three main blocks, a front end block, a memory block and a host block, each being responsible for interactions with its related bus and components and interacting with the various other blocks for handshaking. The memory controller operates in system management mode to override any write protect status of memory so that the SMRAM can be located in the main memory space and be write protected during normal operations but be full usable during system management mode.
Contrôleur de mémoire qui utilise à pleine capacité n'importe quel traitement pipeline de processeur et exécute un grand nombre de cycles simultanément. Le contrôleur de mémoire peut utiliser des dispositifs de mémoire à vitesse différente à leur vitesse optimale désirée. Les fonctions sont exécutées par plusieurs automates finis simples et interdépendants, chacun étant responsable d'une petite partie de l'opération entière. Lorsque chaque automate atteint le point où il a terminé sa fonction, il avise un automate associé de poursuivre la tâche. Le premier automate attend de recevoir une indication de début ou de poursuite du traitement. L'automate suivant fonctionne de la même façon. Les automates responsables des premières parties d'un cycle commencent leurs tâches sur le cycle suivant avant que les automates responsables des dernières parties du cycle aient terminé leur tâche. Le contrôleur de mémoire est organisé logiquement en trois blocs principaux, un bloc frontal, un bloc de mémoire et un bloc hôte, chacun étant responsable des dialogues avec les bus et éléments reliés et dialoguant avec les autres blocs pour un établissement de communication. Le contrôleur de mémoire fonctionne en mode de gestion de système pour passer outre aux interdictions d'écrire de façon que la SMRAM puisse faire partie de la mémoire principale et soit protégée contre l'écriture pendant les opérations normales, mais cette protection n'existe pas en mode de gestion de système.
Compaq Computer Corporation
Finlayson & Singlehurst
LandOfFree
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