Data phase alignment circuitry

Details Data phase alignment circuitry Data phase alignment circuitry

H - Electricity

04

L

H04L 7/00 (2006.01) H04L 7/033 (2006.01) H04L 12/52 (2006.01) H04L 25/05 (2006.01)

Patent

CA 2177265

A data phase alignment circuit (34) is provided to align incoming plesiochronousdata with a known clock phase. Multiple phases of a clock signal are provided to a data capture circuit (40), which captures the incoming plesiochronous data with at least one of the clock phases. A data transition decoder (44) then determines the time of data transition with respect to the multiple phases of the clock. The captured data is then realigned with a selected phase of the multiple clock phases by a data retimer circuit (50) and provided as the output (64). The resultant data is therefore aligned with a known phase of the clock signal and is no longer plesiochronous with respect to the clock signal. Data shifting due to data jitter, drift and wander may also be corrected with a slip buffer (38).

Un circuit d'alignement de phase de données (34) permet d'aligner des données plésiochrones d'arrivée avec une phase d'horloge connue. Plusieurs phases d'un signal d'horloge sont fournies à un circuit de saisie de données (40), qui saisit les données plésiochrones d'arrivée avec au moins l'une des phases d'horloge. Un décodeur de transition de données (44) détermine ensuite le temps de transition de données par rapport aux phases d'horloge multiples. Les données saisies sont ensuite réalignées par rapport à une phase choisie parmi les phases d'horloge multiples par un circuit de resynchronisation de données (50), puis extraites sous forme du signal de sortie (64). Les données obtenues sont ainsi alignées avec une phase connue du signal d'horloge et ne sont plus plésiochrones par rapporte à ce dernier. Il est également possible de corriger le décalage de données dû à l'instabilité, à la dérive et au dérapage, par l'intermédiaire d'un tampon à glissement.

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