Digital clock multiplier and divider with synchronization

Details Digital clock multiplier and divider with synchronization Digital clock multiplier and divider with synchronization

H - Electricity

03

L

H03L 7/081 (2006.01) H03L 7/06 (2006.01) H03L 7/08 (2006.01) H03L 7/083 (2006.01) H03L 7/099 (2006.01) H03L 7/18 (2006.01)

Patent

CA 2420700

A digital variable clocking circuit is provided. The variable clocking circuit is configured to receive an input clock signal and to generate an output clock signal having an output clock frequency equal to the frequency of the input clock signal multiplied by a multiplier M and divided by a divisor D. In one embodiment of the present invention, the average frequency of the output clock signal during a concurrence period is equal to the selected frequency because the active edge of the output clock signal is triggered by the rising edge of the reference clock signal during a concurrence. Furthermore, the waveform of the output clock signal is shaped to approximate the waveform of an ideal output clock signal by selectively inserting delays distributed throughout the concurrence period using a Modulo-M delta sigma circuit. The modulo-M delta sigma circuit, which receives modulo value M, a pulse value P, and a clock signal, generates an output signal that includes P pulses spread across M clock periods.

L'invention concerne un circuit d'horloge variable numérique, configuré pour recevoir un signal d'horloge d'entrée et pour produire un signal d'horloge de sortie dont la fréquence est égale à celle du signal d'horloge d'entrée, multipliée par un multiplicateur M et divisée par un diviseur D. Dans un mode de réalisation de l'invention, la fréquence moyenne du signal d'horloge de sortie pendant une période entre alignements consécutifs de flancs montants ("concurrence period") est égale à la fréquence choisie étant donné que le flanc actif du signal d'horloge de sortie est déclenché par le flanc montant du signal d'horloge de référence, pendant une période entre alignements consécutifs. En outre, l'onde du signal d'horloge de sortie est mise en forme pour s'approcher de la forme d'onde d'un signal d'horloge de sortie idéal, par introduction sélective de retard répartis sur toute la période entre alignements successifs, au moyen d'un circuit modulo M delta-sigma. Ce circuit qui reçoit une valeur modulo M, une valeur d'impulsion P, ainsi qu'un signal d'horloge, produit un signal de sortie qui comprend des impulsions P étalées sur M périodes d'horloge.

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