Digital delay locked loop

Details Digital delay locked loop Digital delay locked loop

H - Electricity

03

L

H03L 7/08 (2006.01) G11C 7/22 (2006.01) H03L 7/081 (2006.01) H03L 7/089 (2006.01)

Patent

CA 2204089

An improved edge-triggered fully digital delay locked loop (DLL), which maintains reliable synchronization from startup and in spite of system clock jitter is described. An internal clock signal is synchronized with a reference clock signal by propagating the reference clock signal through a variable digital delay path. A wide phase detection region surrounds a selected rising edge of the internal clock signal. The DLL loop is open as long as the internal clock signal and a target edge of the reference clock signal are not simultaneously within the phase detection region. To achieve a DLL locked condition, the variable delay is increased from a minimum setting until the edge of the phase detection region is shifted in time just past the target edge of the reference clock. Once the DLL loop has been closed, a clock jitter filter is enabled to reject reference clock jitter effects on the DLL locked condition. A digital phase detector controls the delay line propagation delay to establish synchronization between the internal clock and the reference clock. Unused delay elements within the variable delay path are deactivated to save power.

Boucle de retardement (DLL) entièrement numérique déclenchée par flanc. Cette boucle améliorée assure une synchronisation stable à partir du démarrage et malgré la gigue de l'horloge du système. Un signal d'horloge interne est synchronisé avec un signal d'horloge de référence par propagation du signal d'horloge de référence sur un trajet à retard numérique variable. Une large zone de détection de phase borde de part et d'autre un flanc montant sélectionné du signal d'horloge interne. La DLL est ouverte tant que le signal d'horloge d'entrée interne et un flanc cible du signal d'horloge de référence ne se trouvent pas simultanément dans la zone de détection de phase. Pour verrouiller la DLL, le retard variable est accru à partir d'une valeur minimale jusqu'à ce que le flanc de la zone de détection de phase soit décalé dans le temps juste assez pour dépasser le flanc cible de l'horloge de référence. Lorsque la DLL est fermée, un filtre de gigue d'horloge est activé afin de rejeter les effets de gigue qu'a l'horloge de référence sur le verrouillage de la DLL. Un détecteur de phase numérique commande le retard de propagation de la ligne à retard afin d'établir la synchronisation entre l'horloge interne et l'horloge de référence. Les éléments de retardement inutilisés sur le trajet à retard variable sont désactivés pour économiser l'énergie.

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