G - Physics
11
C
G11C 8/10 (2006.01) G06F 12/02 (2006.01) G06F 12/06 (2006.01) G06F 12/16 (2006.01) G06F 15/18 (2006.01) G11C 15/04 (2006.01)
Patent
CA 2479944
A memory configuration for use in a computer system, the memory comprising a plurality of address decoders each of which is allocated an identifier having a predetermined number of bits, each bit having first and second selectable states, and a data memory having a plurality of word lines of predetermined length, each of the said address decoders being activatable to select one of the plurality of word lines, and the address decoders comprising means to receive an input address having a predetermined number of bits and means to compare the identifier of an address decoder with the input address wherein the memory further comprises means to activate an address decoder if at least a predetermined minimum number of bits set to the first selectable state in the input address correspond to bits set to the first selectable state in the decoder identifier.
L'invention concerne une configuration de mémoire utilisée dans un système informatique. Cette mémoire comprend une pluralité de décodeurs d'adresses, à chacun desquels est attribué un identificateur ayant un nombre de bits prédéterminé, chaque bit ayant des premier et second états sélectionnables, et une mémoire de données ayant une pluralité de lignes de mots de longueur prédéterminée. Chacun des décodeurs d'adresse est actionnable pour sélectionner une des plusieurs lignes de mots et comprend des moyens permettant de recevoir une adresse d'entrée comportant un nombre prédéterminé de bits et des moyens permettant de comparer l'identificateur d'un décodeur d'adresse avec l'adresse d'entrée. La mémoire comprend en outre des moyens d'activation d'un décodeur d'adresse lorsqu'au moins un nombre minimum prédéterminé de bits est positionné au premier état sélectionnable dans l'identificateur de décodeur.
Cogniscience Limited
Marks & Clerk
LandOfFree
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Profile ID: LFCA-PAI-O-1816588