Digital sigma-delta modulator and arithmetic overflow...

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H - Electricity

03

K

H03K 7/00 (2006.01) G06F 7/50 (2006.01) H03M 7/00 (2006.01)

Patent

CA 2072526

A second-order digital sigma-delta modulator uses a single multibit parallel adder (AD) in time division multiplex fashion with an integration delay circuit (DL3) between the output of the adder and the output quantizer (TD). the output of the integration delay circuit being also coupled to one adder input through a 2-way multiplexer switch (SW1) and to the other adder input via an additional delay circuit (DL4). In one position of the switch, an input sample is added to the output of the additional delay circuit and in the other, outputs from both delay circuits are added. To account for the absence of subtractors fed from the quantizer, some of the bits outputted by the integration delay circuit are passed in inverted form, both to the additional delay circuit (INV3) and, from the inverted (INV1) output of the quantizer eventually through a third delay circuit (DL5), to the switch.

Un modulateur sigma-delta numérique du second ordre utilise un additionneur parallèle multibit unique (AD) en multiplexage temporel avec un circuit de retardement à intégration (DL3) entre la sortie de l'additionneur et le quantificateur de sortie (TD), la sortie de ce circuit de retardement étant couplée à l'une des entrées de l'additionneur par l'intermédiaire d'un commutateur de multiplixeur bidirectionnel (SW1), et à l'autre entrée de l'additionneur via un circuit de retardement additionnel (DL4). € l'une des positions du commutateur, un échantillon d'entrée est ajouté au signal de sortie du circuit de retardement additionnel, et à l'autre position, les signaux de sortie des deux circuits de retardement sont additionnés. Pour tenir compte de l'absence de soustracteurs transmis par le quantificateur, certains des bits émanant du circuit de retardement à intégration sont transmis inversés au circuit de retardement additionnel (INV3), ainsi qu'au commutateur à partir de la sortie inversée (INV1) du quantificateur via un troisième circuit de retardement (DL5).

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