G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 13/38 (2006.01) G06F 3/06 (2006.01) G06F 13/12 (2006.01)
Patent
CA 2146029
A disk array controller board which utilizes an EISA bus master which is a slave on its internal data bus to allow an advanced drive array controller chip (ADAC) to operate as a master. The ADAC is connected to transfer buffer RAM. The protocol of the internal data bus provides for a cycle to load a host memory address into the bus slave, to provide transfer count information and slave specific information and for a series of data transfer cycles. The local processor is connected to the EISA bus master and the ADAC to control operations and to provide certain information. The ADAC is controlled by structures referred to as command descriptor blocks (CDBs). Each CDB includes information which describes the various addresses, control bits and functional bits used by the ADAC to perform its transfer operations. The local processor directly writes and deposits data forming a CDB into the transfer butfer RAM. The ADAC obtains the CDB, loads the data into registers and then performs operations according to the information contained in these registers until a transfer is done. The ADAC itself performs operations, including automatic stripe scattering and gathering to develop contiguous host memory fields from striped array data. A series of CDBs can be chained so that a complex series of tasks can be developed. In one variation a string of CDBs is developed to transfer data but some data is transferred to the bit bucket, while other data is actually transferred.
Carte contrôleur d'ensembles de disques utilisant un processeur maître du bus EISA qui est esclave sur son bus de données interne afin de permettre à une puce de contrôleur d'ensemble de disques perfectionnée (ADAC) de fonctionner comme maître. L'ADAC est connectée à la mémoire vive tampon de transfert. Le protocole du bus de données interne comporte un cycle destiné à charger une adresse de mémoire hôte dans le processeur esclave du bus un cycle destiné à fournir des informations de comptage de transfert et des informations spécifiques de l'esclave et une série de cycles de transfert de données. Le processeur local est connecté au processeur maître du bus EISA et à l'ADAC pour gérer les opérations et fournir certaines informations. L'ADAC est commandée par des structures nommées blocs descripteurs de commandes (CDB). Chaque CDB comporte des informations qui décrivent les différentes adresses, ainsi que les bits de commande et les bits fonctionnels utilisés par l'ADAC pour effectuer ses opérations de transfert. Le processeur local écrit et dépose directement des données formant un CDB dans la mémoire vive tampon de transfert. L'ADAC obtient le CDB, charge les données dans des registres et effectue ensuite des opérations selon les informations contenues dans ces registres jusqu'à ce qu'un transfert soit effectué. L'ADAC elle-même effectue des opérations, y compris la ventilation et le rassemblement automatiques de bandes pour créer des champs de mémoire hôte contigus à partir de données en bandes provenant des ensembles de disques. Une série de CDB peut être enchâinée si bien qu'une série complexe de tâches peut être mise au point. Dans un mode de réalisation différent, une chaîne de CDB est constituée pour transférer des données, mais certaines données sont transférées dans la boîte à confetti, tandis que d'autres données sont effectivement transférées.
Callison Ryan A.
Chandler Gregory T.
Grieff Thomas W.
Compaq Computer Corporation
Finlayson & Singlehurst
LandOfFree
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Profile ID: LFCA-PAI-O-1948207