Dual bit error rate estimation in a qam demodulator

Details Dual bit error rate estimation in a qam demodulator Dual bit error rate estimation in a qam demodulator

H - Electricity

04

L

H04L 1/20 (2006.01) H04L 27/38 (2006.01) H04L 27/00 (2006.01)

Patent

CA 2406012

A quadrature amplitude modulation type demodulator having a dual bit error rate estimator unit (70) that allows for high bit error rate measurements. The dual bit error rate estimator circuit (70) uses information pertaining to the number of corrected bytes from a forward error correction decoder (60) and the count of recognizable patterns of the frame over a sufficiently large number of frames. The two pieces of information can be compared at the bit error rate levels, where both the pattern recognition counter (62) and the FEC decoder (60) are able to output valid data. A comparison (710) between the two pieces of information provides a way to detect the type of noise which occurs on the network and makes it easier to correct problems in signal transmission.

L'invention porte sur un démodulateur du type à modulation d'amplitude en quadrature (MAQ) présentant une unité double (70) d'estimation du taux d'erreur binaire permettant des mesures de taux élevés d'erreurs binaires. Le circuit d'estimation (70) utilise des informations sur le nombre d'octets corrigés fournies par un décodeur (60) de correction d'erreurs aval, et le comptage de motifs reconnaissables par trame sur un nombre suffisamment important de trames. Les deux éléments d'information peuvent être comparés pour ce qui est des niveaux des taux d'erreurs binaires lorsque le compteur (705) de reconnaissance de motifs et le décodeur FEC sont tous deux en mesure de produire des données valables. La comparaison entre ces deux éléments d'information est un moyen de détection du type de bruit apparaissant sur le réseau, ce qui rend plus facile la correction des problème de transmission des signaux.

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