Dual power scheme in memory circuit

Details Dual power scheme in memory circuit Dual power scheme in memory circuit

G - Physics

11

C

G11C 8/08 (2006.01) G11C 5/14 (2006.01) G11C 11/417 (2006.01)

Patent

CA 2730457

A semiconductor memory device includes address signal level shifters configured to transform a low level address signal into a higher level address signal. A de-coder (102) is configured to receive the higher level ad-dress signal and, in response, provide word line signals. Write drivers (305) receive low level data input signals and configure bitlines (109) in response to the received input. Memory cells (111) are responsive to the word line signals and to the configured bit lines for storing data therein.

Un dispositif de mémoire à semi-conducteurs comprend des dispositifs de décalage de niveau de signal d'adresse configurés pour transformer un signal d'adresse de faible niveau en un signal d'adresse de niveau plus élevé. Un décodeur (102) est configuré pour recevoir le signal d'adresse de niveau plus élevé et, en réponse, fournir des signaux de ligne de mot. Des dispositifs de commande d'écriture (305) reçoivent des signaux d'entrée de données de faible niveau et configurent des lignes de bit (109) en réponse à l'entrée reçue. Les cellules de mémoire (111) sont sensibles aux signaux de ligne de mot et aux lignes de bit configurées pour mémoriser des données dans celles-ci.

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