Efficient, programmable and scalable low density parity...

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H - Electricity

03

M

H03M 13/11 (2006.01)

Patent

CA 2720102

An LOPC decoder suitable (or a range of codeblock sizes and bit-rates, which is also suitable for both ASIC and FPGA implementations, are provided The LOPC decoder can be optimized for either e1RA based H matrices or for general H matrices, as may be desirable An H parity matrix can be constructed and/or manipulated to arrange the bit-node message "columns" to facilitate mapping to MPB "columns" and corresponding access via LUT pointer tables to minimize processing cycles.

La présente invention concerne un décodeur LOPC adaptable (ou une plage de dimensions de blocs de code et de débits binaires), qui est également adapté à la fois pour des mises en uvre ASIC et FPGA. Le décodeur LOPC peut être optimisé pour des matrices H basées sur elRA ou des matrices H générales, selon les souhaits. Une matrice de parité H peut être construite et/ou manipulée pour disposer les « colonnes » de message de nud binaire de manière à faciliter le mappage en « colonnes » MPB et laccès correspondant à des tables de pointeur LUT pour minimiser les cycles de traitement.

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