Encryption processor with shared memory interconnect

Details Encryption processor with shared memory interconnect Encryption processor with shared memory interconnect

G - Physics

06

F

G06F 7/52 (2006.01) G06F 7/50 (2006.01) H04L 9/00 (2006.01) H04L 9/28 (2006.01)

Patent

CA 2617389

An encryption chip is programmable to process a variety of secret key and public key encryption algorithms. The chip includes a pipeline of processing elements, each of which can process a round within a secret key algorithm. Data is transferred between the processing elements through dual port memories. A central processing unit allows for processing of very wide data words from global memory in single cycle operations. An adder circuit is simplified by using plural relatively small adder circuits with sums and carries looped back in plural cycles. Multiplier circuitry can be shared between the processing elements and the central processor by adapting the smaller processing element multipliers for concatenation as a very wide central processor multiplier.

Puce de chiffrement programmable pour le traitement de divers algorithmes de chiffrement de clés secrètes et de clés publiques. La puce comprend une architecture pipeline pour les éléments de traitement, qui peuvent tous traiter un arrondissement dans un algorithme de clé secrète. Les données sont transférées entre les éléments de traitement par des mémoires à double accès. Un processeur central permet le traitement de mots de données très larges à partir d'une mémoire globale par exécutions pas à pas. Un sommateur est simplifié au moyen de plusieurs sommateurs relativement petits, les sommes et les retenues étant renvoyées en boucle en plusieurs cycles. Les circuits de multiplication peuvent être partagés entre les éléments de traitement et le processeur central par l'adaptation des multiplicateurs de l'élément de traitement le plus petit pour une concaténation en tant que multiplicateur très large pour le processeur central.

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