G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 13/16 (2006.01) G06F 9/38 (2006.01)
Patent
CA 2601639
The disclosure is directed to a weakly-ordered processing system and method for enforcing strongly-ordered memory access requests in a weakly-ordered processing system. The processing system includes a plurality of memory devices and a plurality of processors. Each of the processors are configured to generate memory access requests to one or more of the memory devices, with each of the memory access requests having an attribute that can be asserted to indicate a strongly-ordered request. The processing system further includes a bus interconnect configured to interface the processors to the memory devices, the bus interconnect being further configured to enforce ordering constraints on the memory access requests based on the attributes.
La présente invention concerne un système de traitement faiblement ordonné et un procédé pour exécuter des requêtes d'accès mémoire fortement ordonnées dans un système de traitement faiblement ordonné. Le système de traitement comprend une pluralité de dispositifs de mémoire et une pluralité de processeurs. Chacun des processeurs est conçu pour créer des requêtes d'accès mémoire auprès d'un ou de plusieurs des dispositifs de mémoire, chacune de ces requêtes d'accès mémoire présentant un attribut qui peut être formulé pour indiquer une requête fortement ordonnée. Le système de traitement comprend également une interconnexion de bus qui est conçue pour assurer l'interface entre les processeurs et les dispositifs de mémoire et pour appliquer des contraintes d'ordonnancement sur les requêtes d'accès mémoire, sur la base des attributs.
Dieffenderfer James Norris
Ganasan Jaya Prakash Subramaniam
Hofmann Richard Gerard
Sartorius Thomas Andrew
Speier Thomas Philip
Qualcomm Incorporated
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1843365