Enhanced integrated rate based available bit rate scheduler

Details Enhanced integrated rate based available bit rate scheduler Enhanced integrated rate based available bit rate scheduler

H - Electricity

04

L

H04L 12/56 (2006.01) H04L 29/02 (2006.01)

Patent

CA 2217262

An available bit rate scheduler for asynchronous transfer mode communication of a plurality of cells over a communication network in which each cell is characterized by a virtual circuit communication channel and in which each virtual circuit is characterized by one or more profiles. Each profile has a group of sub-profiles, with each sub-profile having a unique bandwidth allocation component. The scheduler incorporates a profile queue buffer for receiving, pairing and storing the profiles and sub-profiles and, a link list processor coupled to the profile queue buffer to receive the profile, sub-profile pairs. The link list processor detects null profile, sub-profile pairs in the buffer and, over-write them with a selected one of the virtual circuit profile, sub-profile pairs. A valid pending register of length p bits, and a memory are coupled to the link list processor. The memory stores pointers to link lists of virtual circuits associated with each of the profile, sub-profile pairs received by the link list processor. The pointers comprise, for each of the link lists, a head pointer to a first entry in the link list and a next pointer to a virtual circuit in the link list last associated by the link list processor with one of the profile, sub-profile pairs.

L'invention est un ordonnanceur de débits binaires utilisé pour la transmission en mode de transfert asynchrone d'une pluralité de cellules sur un réseau de communications dans lequel chaque cellule est caractérisée par un canal de communication à circuit virtuel et dans lequel chaque circuit virtuel est caractérisé par un ou plusieurs profils. Chaque profil contient un groupe de sous-profils, chaque sous-profil ayant sa composante d'affectation de largeur de bande particulière. L'ordonnanceur de l'invention est doté d'un tampon de mise en file d'attente des profils qui sert à recevoir, à apparier et à stocker les profils et les sous-profils, ainsi que d'un processeur à listes de liaisons qui est couplé au tampon de mise en file d'attente des profils pour recevoir les paires de profils et de sous-profils. Ce processeur détecte les paires de profils et de sous-profils nulles dans le tampon et les écrase avec une paire sélectionnée parmi les paires de profils et de sous-profils de circuit virtuel. Un registre de validation de p bits et une mémoire sont couplés au processeur à listes de liaisons. Cette mémoire contient les pointeurs des listes de liaisons des circuits virtuels associés à chacune des paires de profils et de sous-profils reçues par le processeur à listes de liaisons. Pour chacune de ces listes, les pointeurs comprennent un pointeur de tête servant à désigner la première entrée dans la liste de liaisons, et un pointeur suivant servant à désigner un circuit virtuel dans la dernière liste de liaisons qui a été associée à l'une des paires de profils et de sous-profils par le processeur à listes de liaisons.

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