G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 27/02 (2006.01) G11C 27/04 (2006.01)
Patent
CA 2701208
The present invention represents a technique to reduce the readout time of switched capacitor array (SCA) circuitries. A possible implementation is a SCA chip capable of sampling 12 differential input channels at a sampling speed of 10 MSPS to 5 GSPS. The analog waveform can be stored in 1024 sampling cells per channel, and can be read out after sampling via a shift register clocked at 33 MHz for external digitization. The write signal for the sampling ceils is generated by a chain of inverters (domino principle) generated on the chip. The domino wave is running continuously until stopped by a trigger. A read shift register clocks the contents of the sampling cells either to a multiplexed or to individual outputs, where it can be digitized with an external ADC. It is possible to read out only a part of the waveform for reducing the digitization time. The high channel density, high analog bandwidth of 450 MHz, and low noise of 0.35 mV (after offset calibration) makes this chip ideally suited for low power, high speed, high precision waveform digitizing. Fabricated on an advanced CMOS process in a radiation hard design, the present chip is available in a 64-lead low profile quad flat pack (LQFP) and a 64-pin quad flat non-leaded package (QFN).
La présente invention concerne une technique pour réduire le temps de lecture de circuits à réseau de condensateurs commutés (SCA). Une mise en uvre possible est une puce à réseau de condensateurs commutés capable d'échantillonner 12 canaux d'entrée différentiels à une fréquence d'échantillonnage de 10 MSPS à 5 GSPS. La forme d'onde analogique peut être stockée dans 1024 cellules d'échantillonnage par canal, et peut être lue après l'échantillonnage au moyen d'un registre à décalage cadencé à 33 MHz pour une numérisation externe. Le signal d'écriture pour les cellules d'échantillonnage est généré par une chaîne d'inverseurs (principe domino) générée sur la puce. L'onde domino circule de façon continue jusqu'à ce qu'elle soit arrêtée par un déclencheur. Un registre à décalage de lecture cadence le contenu des cellules d'échantillonnage soit vers des sorties multiplexées, soit vers des sorties individuelles, où il peut être numérisé avec un convertisseur analogique/numérique externe. Il est possible de ne lire qu'une partie de la forme d'onde pour réduire le temps de numérisation. La densité de canaux élevée, la largeur de bande analogique élevée de 450 MHz et le faible bruit de 0,35 mV (après étalonnage de décalage) rend cette puce idéalement appropriée pour une numérisation de forme d'onde de faible puissance, à fréquence élevée et de haute précision. Fabriquée à l'aide d'un procédé CMOS avancé sous une configuration résistant au rayonnement, la présente puce est disponible sous la forme d'un boîtier plat carré mince à 64 broches (LQFP) et d'un boîtier non câblé plat carré à 64 broches (QFN).
Dinapoli Roberto
Ritt Stefan
Paul Scherrer Institut
Smart & Biggar
LandOfFree
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