Field effect transistor

Details Field effect transistor Field effect transistor

H - Electricity

01

L

H01L 29/78 (2006.01) H01L 21/336 (2006.01) H01L 29/06 (2006.01) H01L 29/10 (2006.01) H01L 29/205 (2006.01)

Patent

CA 2311778

A field effect transistor (FET) is of the type which employs base biasing to depress the intrinsic contribution to conduction and reduce leakage current. It incorporates four successive layers (102 to 108): a p+ InSb base layer (102), a p+ InAlSb barrier layer (104), a .pi. intrinsic layer (106) and an insulating SiO2 layer (108); p+ source and drain regions (110, 112) are implanted in the intrinsic layer (106). The FET is an enhancement mode MISFET (100) in which biasing establishes the FET channel in the intrinsic layer (106). The insulating layer (108) has a substantially flat surface supporting a gate contact (116). This avoids or reduces departures from channel straightness caused by intrusion of a gate groove, and enables a high value of current gain cut off frequency to be obtained. In FETs with layers that are not flat, departures from channel straightness should not be more than 50 nm in extent, preferably less than 5 nm.

La présente invention concerne un transistor à effet de champ (FET) d'un type utilisant la polarisation de la base pour déprimer la contribution intrinsèque à la conduction et réduire le courant de fuite. Ce transistor comporte un empilage de quatre couches, une couche de base p<+> au InSb (102), une couche barrière p<+> au InSAlSb (104), une couche pi intrinsèque (106) et une couche isolante au SiO2. Les régions source et drain p<+> sont implantées dans la couche intrinsèque (106). Ce transistor à effet de champ est un MISFET à mode renforcement (100) dans lequel la polarisation génère l'effet de canal du transistor à effet de champ dans la couche intrinsèque (106). La couche isolante (108) présente une surface sensiblement plate supportant un contact de porte (116). Cela permet d'éviter ou de réduire les écarts par rapport à la rigidité du canal provoqués par l'intrusion d'une rainure de porte, et permet d'obtenir une fréquence de coupure de gain de courant de valeur élevée. Dans le cas des transistors à effet de champ dont les couches ne sont pas plates, les écarts par rapport à la rigidité du canal ne doivent pas faire plus de 50 nm, de préférence faire moins de 5 nm.

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