Field effect transistor

Details Field effect transistor Field effect transistor

H - Electricity

01

L

H01L 29/808 (2006.01) H01L 29/06 (2006.01) H01L 29/24 (2006.01)

Patent

CA 2513516

An electric-field moderating layer (12) and a p-type buffer layer (2) are formed on an SiC single crystal substrate (1). The electric-field moderating layer (12) is so formed between the p-type buffer layer (2) and the SiC single crystal substrate (1) that it is in contact with the SiC single crystal substrate (1). An n-type semiconductor layer (3) is formed on the p-type buffer layer (2). A p-type semiconductor layer (10) is formed on the n-type semiconductor layer (3). An n+-type source region layer (4) and an n+-type drain region layer (5) are formed at a certain distance from each other within the p-type semiconductor layer (10). A p+-type gate region layer (6) is formed in a portion of the p-type semiconductor layer (10) lying between the n+-type source region layer (4) and the n+-type drain region layer (5).

Selon l'invention, une couche de modération de champ électrique (12) et une couche tampon de type p (2) sont formées sur un substrat SiC monocristallin (1). La couche de modération de champ électrique (12) est formée entre la couche tampon de type p (2) et le substrat cristallin unique SiC (1) et est en contact avec ce dernier. Une couche semi-conductrice de type n (3) est formée sur la couche tampon de type p (2). Une couche semi-conductrice de type p (10) est formée sur la couche semi-conductrice de type n (3). Une couche de région source de type n?+¿ (4) et une couche de région drain de type n?+¿ (5) sont formées à une certaine distance l'une de l'autre à l'intérieur de la couche semi-conductrice de type p (10). Une couche de région grille de type p?+¿ (6) est formée dans une partie de la couche semi-conductrice de type p (10) disposée entre la couche de région source de type n?+¿ (4) et la couche de région drain de type n?+¿ (5).

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