Forward looking branch target address caching

Details Forward looking branch target address caching Forward looking branch target address caching

G - Physics

06

F

G06F 9/38 (2006.01) G06F 9/32 (2006.01) G06F 12/08 (2006.01)

Patent

CA 2599724

A pipelined processor comprises an instruction cache (iCache), a branch target address cache (BTAC), and processing stages, including a stage to fetch from the iCache and the BTAC. To compensate for the number of cycles needed to fetch a branch target address from the BTAC, the fetch from the BTAC leads the fetch of a branch instruction from the iCache by an amount related to the cycles needed to fetch from the BTAC. Disclosed examples either decrement a write address of the BTAC or increment a fetch address of the BTAC, by an amount essentially corresponding to one less than the cycles needed for a BTAC fetch.

L'invention concerne un processeur pipeline comprenant une mémoire cache d'instructions (iCache), une mémoire cache d'adresses de branches cibles (BTAC), et des étages de traitement comprenant un étage destiné à une extraction à partir de iCache et de BTAC. Pour compenser le nombre de cycles nécessaires pour extraire une adresse de branche cible du BTAC, l'extraction à partir du BTAC amène à une extraction d'une instruction de branche provenant du iCache, par une quantité associée aux cycles nécessaires pour une extraction à partir de BTAC. Des exemples décrits dans l'invention consistent soit à décrémenter une adresse d'écriture du BTAC ou à incrémenter une adresse d'extraction du BTAC, par une quantité correspondant essentiellement au nombre de cycles nécessaires pour une extraction BTAC, diminué de un.

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