Fpga architecture with mixed interconnect resources

Details Fpga architecture with mixed interconnect resources Fpga architecture with mixed interconnect resources

H - Electricity

03

K

H03K 19/177 (2006.01)

Patent

CA 2515464

An FPGA includes a programmable interconnect structure in which the interconnect resources are divided into two groups. A first subset of the interconnect resources are optimized for high speed. A second subset of the interconnect resources are optimized for low power consumption. In some embodiments, the transistors of the first and second subsets have different threshold voltages. Transistors in the first subset, being optimized for speed, have a lower threshold voltage than transistors in the second subset, which are optimized for low power consumption. The difference in threshold voltages can be accomplished by using different doping levels, wells biased to different voltage levels, or using other well-known means. In some embodiments, the first subset of the interconnect resources includes buffers coupled to a higher voltage level than the second subset. In some embodiments, the first subset includes buffers manufactured using larger transistors than those in the second subset.

La présente invention concerne une matrice FPGA qui comprend une structure d'interconnexion programmable dans laquelle les ressources d'interconnexion sont divisées en deux groupes. Un premier sous-ensemble des ressources d'interconnexion est optimisé pour un haut débit. Un second sous-ensemble des ressources d'interconnexion est optimisé pour une faible consommation d'énergie. Dans certains modes de réalisation, les transistors des premiers et des seconds sous-ensembles présentent des tensions de seuil différentes. Les transistors dans le premier sous-ensemble, optimisés pour un haut débit, présentent une tension de seuil inférieure à celle des transistors dans le second sous-ensemble, optimisés pour une faible consommation d'énergie. La différence des tensions de seuil peut être obtenue au moyen de différents niveaux de dopage, de puits polarisés à différents niveaux de tension ou d'autres systèmes connus. Dans certains modes de réalisation, le premier sous-ensemble des ressources d'interconnexion comprend des mémoires tampons qui sont couplées à un niveau de tension supérieur à celui du second sous-ensemble. Dans certains modes de réalisation, le premier sous-ensemble comprend des mémoires tampons qui sont fabriquées en utilisant de plus grands transistors que dans le second sous-ensemble.

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