Frequency synthesis circuit tuned by digital words

Details Frequency synthesis circuit tuned by digital words Frequency synthesis circuit tuned by digital words

H - Electricity

03

B

H03B 21/00 (2006.01) H03B 28/00 (2006.01) H03L 7/081 (2006.01) H03L 7/16 (2006.01) H03L 7/18 (2006.01)

Patent

CA 2284842

A direct digital frequency synthesizer featuring a modulo accumulator (17; 117) addressing a multiplexer (33; 133). The multiplexer receives a series of delay signals generated from digital circuits (41-45; 141-153). The delay signals establish the phase of a reference oscillator (37; 137). The number of units of delay are sufficient to resolve expected jitter. The accumulator is a digital counter which increments by only a single digit for each count, such as a Gray code counter. In one embodiment, the delay signals are generated by a charge pump (43; Fig. 5) feeding individual logic circuits (41; Figs. 3-4) driving integrated capacitors in a loop. Feedback to the charge pump establishes that the total delay will subdivide a single clock cycle of the reference clock. In a second embodiment, a single shifter or several shifters (151; 153), with output in phase reversal relation (145), subdivide a single clock cycle. A clock multiplier (141) and divider (147) are used to assure the synchronism of each clock cycle with the total number of units of delay. The output (33; 155) of the multiplexer (33; 133) is the reference oscillator signal, adjusted by the phase delay, forming a synthesized output frequency.

L'invention concerne un synthétiseur de fréquence numérique directe qui comprend un accumulateur modulo (17; 117) s'adressant à un multiplexeur (33; 133). Ce multiplexeur reçoit une série de signaux de retard produits par des circuits numériques (41-45; 141-153), ces signaux de retard permettant d'établir la phase d'un oscillateur de référence (37; 137). Le nombre d'unités de retard est suffisant pour éliminer l'instabilité prévue. L'accumulateur se présente sous la forme d'un compteur numérique, par exemple un compteur en code de Gray, qui n'augmente que d'un seul chiffre pour chaque compte. Dans un mode de réalisation, les signaux de retard sont produits par une pompe à charge (43; Fig.5), destinée à alimenter des circuits logiques individuels (41; Fig. 3-4) qui commandent des condensateurs intégrés en boucle. La rétroaction vers ladite pompe à charge calcule que le retard total va permettre de subdiviser un seul cycle d'horloge de l'horloge de référence. Dans un second mode de réalisation, un ou plusieurs dispositifs à décalage (151; 153), avec une sortie dans une relation d'inversion de phase (145), permettent de subdiviser un seul cycle d'horloge. Un multiplicateur (141) et un diviseur (147) d'horloge sont en outre utilisés pour synchroniser chaque cycle d'horloge sur le nombre total d'unités de retard. La sortie (33; 155) dudit multiplexeur (33; 133) constitue le signal de l'oscillateur de référence, réglé par le retard de phase de manière à former une fréquence de sortie synthétisée.

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