Fully pipelined and highly concurrent memory controller

Details Fully pipelined and highly concurrent memory controller Fully pipelined and highly concurrent memory controller

G - Physics

06

F

G06F 12/02 (2006.01) G06F 13/16 (2006.01)

Patent

CA 2119174

A memory controller which makes maximum use of any processor pipelining and runs a large number of cycles concurrently. The memory controller can utilize different speed memory devices and run each memory device at its desired optimal speed. The functions are performed by a plurality of simple, interdependent state machines, each responsible for one small portion of the overall operation. As each state machine reaches has completed its function, it notifies a related state machine that it can now proceed and proceeds to wait for its next start or proceed indication. The next state machine operates in a similar fashion. The state machines responsible for the earlier portions of a cycle have started their tasks on the next cycle before the state machines responsible for the later portions of the cycle have completed their tasks. The memory controller is logically organized as three main blocks, a front end block, a memory block and a host block, each being responsible for interactions with its related bus and components and interacting with the various other blocks for handshaking. The memory controller utilizes differing speed memory devices, such as 60 ns and 80 ns, on an individual basis, with each memory device operating at its full designed rate. The speed of the memory is stored for each 128 kbyte block of memory and used when the memory cycle is occurring to redirect a state machine, accomplishing a timing change of the memory devices.

Commande de mémoire permettant une utilisation maximale du mode de traitement en cascade d'un processeur ainsi que l'exécution simultanée d'un grand nombre de cycles. La commande de mémoire peut utiliser des dispositifs à mémoire de vitesses diverses et commander le fonctionnement de chacun de ces dispositifs à mémoire à la vitesse optimale souhaitée. Les fonctions sont exécutées par plusieurs automates finis simples et interdépendants, chacun étant responsable d'une petite partie du fonctionnement global. € mesure que chaque automate fini a exécuté ses fonctions, il avise l'automate fini associé qu'il peut poursuivre l'exécution et attend la prochaine indication d'amorcer ou de poursuivre une opération. Le deuxième automate fini fonctionne de la même façon. Les automates finis responsables des toutes premières étapes d'un cycle amorcent l'exécution des tâches du cycle suivant avant que les automates finis responsables des étapes antérieures du cycle aient exécuté leurs tâches. La commande de mémoire est organisée de façon logique selon trois blocs principaux, soit un bloc d'entrée, un bloc mémoire et un bloc hôte, chaque bloc étant responsable d'interactions avec le bus et les composants associés et interagissant avec les autres blocs pour échanger des signaux de commande. La commande de mémoire utilise des dispositifs à mémoire fonctionnant à diverses vitesses, par exemple 60 ns et 80 ns, sur une base individuelle, chaque dispositif à mémoire fonctionnant à la pleine capacité prévue. La vitesse de la mémoire est stockée pour chaque bloc de 128 mégaoctets de mémoire et est utilisée lorsqu'un cycle mémoire est effectué pour rediriger un automate fini, modifiant ainsi la synchronisation des dispositifs à mémoire.

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