Hdl co-simulation in a high-level modeling system

Details Hdl co-simulation in a high-level modeling system Hdl co-simulation in a high-level modeling system

G - Physics

06

F

G06F 17/50 (2006.01)

Patent

CA 2516347

Method and apparatus for simulating operations of a circuit design that includes high-level components and HDL components. The high-level components of the design are simulated in a high-level modeling system (HLMS), and the HDL components of the design are simulated with an HDL simulator. Data values are converted from a data type of the HLMS to a logic vector compatible with the HDL simulator for each data value to be input to the HDL simulator, and a logic vector is converted from the HDL simulator to a data value of a data type compatible with the HLMS for each logic vector output from the HDL simulator. Events are scheduled for input to the HDL simulator as a function of the time of HLMS events and a maximum response time of the HDL components.

L'invention porte sur un procédé et un appareil de simulation des opération de simulation de la conception de circuits comprenant des composants de haut niveau et des composants de langage de description de circuits (HDL). Les composants de haut niveau du concept sont simulés par un système de modélisation de haut niveau (HLMS) tandis que les composants HDL le sont par un simulateur ad hoc. Les données sont converties d'un type de données propre au HLMS en un vecteur logique compatible avec le simulateur HDL pour chacune des données à y introduire, et le vecteur logique est converti d'un type de données propres au simulateur HDL en données d'un type compatible HLMS pour chacun des vecteurs logiques émis par le simulateur HDL. Les événements sont programmés en vue de leur introduction dans le simulateur en tant que fonctions du temps et du temps maximum de réponse des composants HDL.

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