High speed cyclic redundancy check algorithm

Details High speed cyclic redundancy check algorithm High speed cyclic redundancy check algorithm

H - Electricity

04

L

H04L 1/22 (2006.01) G11B 20/18 (2006.01) H03M 13/00 (2006.01) H03M 13/09 (2006.01) H04L 1/00 (2006.01)

Patent

CA 2204450

A method of determining an error detection code (EDC) on incoming data which includes a reserved bit field, comprising applying the incoming data to inputs of both an input data CRC (IDC) calculator and to an input data and reserved field CRC (IDRC) calculator, calculating the EDC on successive input data words and recursively updating the EDC in both the IDC and IDRC calculators, selecting a payload of the input data as a system output signal for all payload words, and subsequently selecting a output EDC word from the IDRC calculator in a time immediately following a final payload word which contains the reserved field.

L'invention est une méthode d'extraction de codes de détection d'erreur incorporés à des données reçues contenant un champ réservé. Cette méthode comporte les opérations suivantes: transmission des données reçues à un calculateur CRC (IDC) pour les données d'entrée et à un calculateur CRC (IDRC) pour les données d'entrée et le champ réservé, calcul du code de détection d'erreur pour chacun des mots d'entrée et mise à jour récursive de ce code dans les calculateurs IDC et IDRC, sélection d'une donnée utile parmi les données d'entrée comme signal de sortie du système pour tous les mots utiles, et sélection ensuite à la sortie du calculateur IDRC d'un mot de code de détection d'erreur immédiatement après un mot utile final contenant le champ réservé.

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