High speed ratioed cmos logic structures for a pulsed input

Details High speed ratioed cmos logic structures for a pulsed input High speed ratioed cmos logic structures for a pulsed input

H - Electricity

03

K

H03K 19/094 (2006.01) H03K 19/0948 (2006.01) H03K 19/096 (2006.01) H03K 19/20 (2006.01)

Patent

CA 2316851

A logic structure adapted to receive pulsed active input signals produces a logical output with a very small inherent switching delay. In one particular embodiment of the present invention, a logic structure having PFET pullups (402, 406, and 410) and NFET pulldowns (404, 408, and 412), receives active low pulsed input signals (A, B, and C) and produces a logical high output signal (D) when all the input signals are at a low level. When at least one, but not all, of the input signals (A, B, and C) are low, the logic structure produces a logical low output signal (D), while sinking a DC current. When all of the input signals (404, 408, and 412) are at a high level, which is the default condition for this particular embodiment, the logic structure produces a logical low output signal (D), and no DC current paths are switched on.

Structure logique adaptée pour recevoir des signaux d'entrée actifs impulsionnels, qui produit une sortie logique avec un délai de commutation inhérent extrêmement court. Dans un mode de réalisation particulier de la présente invention, une structure logique ayant des excursions hautes (402, 406, 410) de transistor à effet de champ à canal P et des excursions basses (404, 408, 412) de transistor à effet de champ à canal N reçoit des signaux d'entrée (A, B, C) actifs à faibles impulsions et produit un signal de sortie logique fort (D) lorsque tous les signaux d'entrée sont à un niveau bas. Lorsqu'au moins un des signaux d'entrée (A, B, C), mais pas tous, est bas, la structure logique produit un signal de sortie bas logique (D) tout en dissipant un courant cc. Lorsque tous les signaux d'entrée (404, 408, 412) sont à un niveau élevé, ce qui constitue l'état par défaut pour ce mode de réalisation particulier, la structure logique produit un signal de sortie bas logique (D), et aucune voie de courant cc ne passe à l'état conducteur.

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