G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/173 (2006.01) G06F 15/80 (2006.01)
Patent
CA 2544319
An interconnect structure comprises a logic capable of error detection and/or error correction. A logic formats a data stream into a plurality of fixed-size segments. The individual segments include a header containing at least a set presence bit and a target address, a payload containing at least segment data and a copy of the target address, and a parity bit designating parity of the payload, the logic arranging the segment plurality into a multiple-dimensional matrix. A logic analyzes segment data in a plurality of dimensions following passage of the data through a plurality of switches including analysis to detect segment error, column error, and payload error.
L'invention concerne une structure d'interconnexion comprenant une logique capable de détecter des erreurs et/ou de corriger des erreurs. La logique formate un flux de données en une pluralité de segments à taille fixe. Les segments individuels comprennent un en-tête contenant au moins un bit de présence d'ensemble et une adresse cible, une charge contenant au moins des données de segments et une copie de l'adresse cible, et un bit de parité désignant la parité de la charge, la logique disposant la pluralité de segments en une matrice multidimensionnelle. Une logique analyse des données de segments en une pluralité de dimensions après le passage des données dans la pluralité d'aiguillages comprenant l'analyse permettant de détecter des erreurs de segments, des erreurs de colonnes, et des erreurs de charges.
Murphy David
Reed Coke S.
Interactic Holdings Llc.
Smart & Biggar
LandOfFree
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