Improved multilevel dram

Details Improved multilevel dram Improved multilevel dram

G - Physics

11

C

G11C 11/56 (2006.01) G11C 11/4063 (2006.01)

Patent

CA 2373460

A dynamic random access memory for storing one of N levels in each of a plurality of memory cells, the memory cells having storage capacitors coupled to bitline pairs through switches for writing and reading data to and from the memory cells, the memory comprising: at least N-1 bitline pairs, each bitline pair being divided into N-1 sub-bitlines by first switches therebetween; the sub-bitline pairs of each bitline being coupled to adjacent sub-bitline pairs by second switches therebetween, to form N-1 groups of sub-bitlines each for producing one of N-1 reference voltages; sense amplifiers coupled to each sub-bitline pair; N-1 sub-bitline pairs each having reference cells for selective coupling thereto; (N-2)(N-1) sub-bitline pairs each having generate cells for selective coupling thereto; and sub-bitline pairs being selectively connected in a group through switches such that: the sub-bitlines in the group are precharged to one of a plurality of voltages; one of the (N-1) reference voltages is generated by shorting together sub-bitlines in the group; and the reference voltage is stored in a reference cell in one of the bit-line pairs in the group.

L'invention concerne une mémoire vive dynamique capable de stocker un niveau parmi N niveaux dans chaque cellule mémoire d'un ensemble de cellules, lesdites cellules comportant des condensateurs de stockage couplés à des paires de lignes de bits par l'intermédiaire de commutateurs, destinés à l'écriture et à la lecture de données à destination et en provenance des cellules mémoire. La mémoire comporte au moins N-1 paires de lignes de bits, chaque paire de lignes de bits étant répartie en N-1 sous-lignes de bits par des commutateurs intermédiaires d'un premier ensemble. Les paires de sous-lignes de bits de chaque ligne de bits sont couplées à des paires adjacentes de sous-lignes de bits par des commutateurs intermédiaires d'un second ensemble, de façon à former N-1 groupes de sous-lignes de bits, chaque groupe étant destiné à produire une tension de référence parmi N-1 tensions de référence. La mémoire comporte en outre des amplificateurs de détection couplés à chaque sous-ligne de bits ; N-1 paires de sous-lignes de bits comportant chacune des cellules de référence destinées au couplage sélectif aux amplificateurs ; (N-2)(N-1) paires de sous-lignes de bits comportant toutes des cellules de génération destinées au couplage sélectif aux amplificateurs ; et des paires de sous-lignes de bits étant sélectivement reliées en un groupe par l'intermédiaire de commutateurs de façon que les sous-lignes de bits du groupe soient préchargées avec l'une des tensions, qu'une des (N-1) tensions de référence soit générée par court-circuit des sous-lignes de bits dans le groupe, et que la tension de référence soit stockée dans une cellule de référence de l'une des paires de lignes de bits du groupe.

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