G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 11/00 (2006.01) G01R 31/3185 (2006.01)
Patent
CA 2197815
A method of increasing the testability of sequential circuit designs with use of a clock transformation technique. Circuit states which are difficult to reach, but are nonetheless required to detect at least one fault of the circuit, are automatically identified. In accordance with one illustrative embodiment, estimations of joint line probabilities are compared with a preselected threshold value to identify hard-to-reach states. Then, commonly clocked flip-flops which must be simultaneously assigned values in order to reach the identified states are partitioned into independently clocked groups of flip-flops. In this manner, hard-to-reach circuit states are transformed into easy-to-reach states, which, in turn, results in transforming difficult-to-detect faults into easy-to-detect faults.
L'invention est une méthode pour accroître la testabilité des circuits séquentiels au moyen d'une transformation de signaux d'horloge. Les états de circuit qui sont difficiles à atteindre, mais qui sont néanmoins nécessaires pour détecter au moins une défaillance du circuit, sont automatiquement identifiés. Dans l'une des concrétisations d'illustration de la présente invention, des estimations des probabilités de jonction de ligne sont comparées avec un seuil présélectionné pour identifier les états difficiles à atteindre. Ensuite, des bascules à signal d'horloge commun auxquelles des valeurs doivent être attribuées simultanément pour atteindre les états identifiés sont segmentées en groupe de bascules à signaux d'horloge indépendants. De cette façon, les états de circuit difficiles à atteindre sont transformés en états faciles à atteindre, ce qui transforme les défaillances difficiles à détecter en défaillances faciles à détecter.
Abramovici Miron
Rajan Krishna Bangalore
Kirby Eades Gale Baker
Lucent Technologies Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1602853