Iterative circuit and method for variable width parallel...

H - Electricity – 03 – M

Patent

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H03M 13/09 (2006.01) H04L 1/00 (2006.01)

Patent

CA 2520558

The application discloses cascaded, iterative CRC calculation circuits whereby the CRC calculation is subdivided into blocks with selectable bus widths. The advantage is to provide parallel CRC calculation for a bus width of any arbitraty number of bytes, i.e. for vaariable bus width. One embodiment is a system for generating CRC codewords associated with data ranging up to w-bytes width including a first plurality of serially coupled code-generation blocks, respective blocks configured for receiving data inputs with byte widths from 2N + M to 2N-L+ M, where N=log2(w), and M is an offset value, and L is a whole number based on a maximum propagation delay criteria; a second plurality of parallel coupled code-generation blocks, respective blocks configured for receiving data with byte widths from 2N-L - 1 + M to 2°; and, a device for selecting particular code-generation blocks in the first and second pluralities to be included in a CRC calculation. Image

L'invention concerne des circuits de calcul CRC itératifs, en cascade, ce calcul CRC étant subdivisé en blocs à largeur de bus sélectionnables. L'avantage de cette invention est de fournir un calcul CRC parallèle pour une largeur de bus de n'importe quel nombre arbitraire de bits, par exemple pour une largeur de bus variable. L'un des modes de réalisation consiste en un système destiné à générer des mots de code CRC associés à des données équivalant à des largeurs de bits w comprenant plusieurs premiers blocs de génération de code couplés en série, des blocs respectifs conçus de manière à recevoir les entrées de données à largeur de bits compris entre 2<N> + M et 2<N-L>+ M, N=log2(w) et M représentant une valeur de correction, et L un nombre entier basé sur un critère de retard de propagation maximum; plusieurs seconds blocs de génération de code couplés en parallèle, des blocs respectifs conçus de manière à recevoir des données avec des largeurs de bits comprises entre 2<N-L> -1+ M et 2<0>; et un dispositif destiné à sélectionner des blocs de génération de code particulier parmi les premiers et les seconds blocs en vue d'être introduits dans un calcul CRC.

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Profile ID: LFCA-PAI-O-1634058

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