G - Physics
06
F
G06F 13/38 (2006.01) G06F 13/40 (2006.01) H04L 29/10 (2006.01)
Patent
CA 2347869
A bridge accessible by a host processor can expand access over a first bus to a second bus. The first bus and the second bus are each adapted to separately connect to respective ones of a plurality of bus-compatible devices. Allowable ones of the devices include memory devices and input/output devices. The bridge has a link, together with a first and a second interface. The first interface is coupled between the first bus and the link. The second interface is coupled between the second bus and the link. The first interface and the second interface are operable to (a) send information serially through the link in a format different from that of the first bus and the second bus, (b) approve an initial exchange between the first bus and the second bus in response to pending transactions having a characteristic signifying a destination across the bridge, (c) exchange information between the first bus and the second bus according to a predetermined hierarchy giving the first bus a higher level than the second bus, and (d) allow the host processor, communicating through the first bus, to individually address different selectable ones of the bus-compatible devices on the second bus, including memory devices and input/output devices that may be present: (i) using on the first bus substantially the same type of addressing as is used to access devices the first bus, and (ii) without first employing a second, intervening one of the bus-compatible devices on the second bus.
L'invention concerne un pont accessible par un processeur hôte servant à étendre l'accès assuré par un premier bus à un second bus. Les premier et second bus sont adaptés pour être connectés séparément à une pluralité de dispositifs compatibles aux bus. Les dispositifs comprennent des unités de mémoire et des périphériques d'entrée/sortie. Le pont, quant à lui, comprend une liaison et des première et seconde interfaces, la première étant couplée entre le premier bus et la liaison et la seconde étant couplée entre le second bus et la liaison. Les deux interfaces servent à a) envoyer des informations en série via la liaison sous un format différent de celui des premier et second bus, b) accepter un échange initial entre les premier et second bus à la suite de transactions en cours présentant une caractéristique marquant une destination à travers le pont, c) échanger les informations entre les premier et second bus selon une hiérarchie prédéterminée plaçant le premier bus à un niveau supérieur par rapport au second bus et d) permettre au processeur hôte, par communication via le premier bus, d'accéder de manière individuelle aux périphériques compatibles aux bus sélectionnables sur le second bus, y compris des unités de mémoire et des périphériques d'entrée/sortie éventuellement présents. A cet effet, (i) on applique sur le premier bus pratiquement le même type d'accès que pour le premier bus sans (ii) faire intervenir un second périphérique compatible avec le bus sur le second bus.
Gowling Lafleur Henderson Llp
Mobility Electronics Inc.
LandOfFree
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