G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 1/04 (2006.01) G06F 1/10 (2006.01)
Patent
CA 2477963
A programmable logic device (PLD) is provided that supports multi-gigabit transceivers (MGTs). The PLD includes one or more pairs of shared clock pads for receiving one or more high-quality differential clock signals. Dedicated clock traces couple each pair of shared clock pads to one or more MGTs on the PLD. Each MGT includes a clock multiplexer circuit, which alllows one of the high-quality differential clock signals to be routed as a reference clock signal for the MGT. The clock multiplexer circuits are designed such that no significant jitter is added to the high-quality clock signals. The clock multiplexer circuits can also route general-purpose clock signals received by the PLD as lower quality reference clock signals for the MGTs. The reference clock signal routed by the clock multiplexer circuit can be stepped down to provide a reference clock for a physical coding sublayer of the MGT.
L'invention concerne un dispositif logique programmable (PLD) qui supporte des émetteurs-récepteurs multi-gigabit (MGTs). Le dispositif PLD comprend au moins une paire de plages de connexion d'horloge partagées permettant de recevoir au moins un signal d'horloge différentiel haute qualité. Des traces d'horloge dédiées couplent chaque paire de plages de connexion d'horloge à au moins un émetteur-récepteur MGT sur le dispositif PLD. Chaque récepteur-émetteur MGT comprend un circuit multiplexeur d'horloge qui permet d'acheminer un des signaux d'horloge différentiels haute qualité en tant que signal d'horloge de référence pour l'émetteur-récepteur MGT. Les circuits multiplexeurs d'horloge sont conçus de telle manière qu'aucune gigue significative ne soit ajoutée aux signaux d'horloge haute qualité. Les circuits multiplexeurs horloge peuvent également acheminer les signaux d'horloge d'usage général reçus par le dispositif PLD sous forme de signaux d'horloge de référence basse qualité pour les récepteurs-émetteurs MGT. Le signal d'horloge de référence acheminé par le circuit multiplexeur d'horloge peut être abaissé pour donner produire une horloge de référence pour une sous-couche de codage physique du récepteur-émetteur MGT.
Bekele Adebabay M.
Costello Philip D.
Ghia Atul V.
Vadi Vasisht M.
Verma Hare K.
Smart & Biggar
Xilinx Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1657516