G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 5/06 (2006.01) G06F 5/10 (2006.01)
Patent
CA 2412438
A FIFO design interfaces a sender subsystem and a receiver subsystem operating on different time domains. The sender subsystem and the receiver subsystem may be synchronous or asynchronous. The FIFO circuit includes a put interface configured to operate in accordance with the sender time domain and get interface configured to operate in accordance with the receiver time domain. The FIFO circuit includes an array of cells having a register and state controller indicative of the state of the cell. Each cell also has a put component part configured to operate according to the sender time domain including a put token passing circuit and put controller circuit. Each cell has get component part configured to operate according to the receiver time domain including a get token passing circuit and a get controller circuit. A mixed-clock relay station design interfaces a sender subsystem and a receiver subsystem working at different time domains, and where the latency between sender and receiver is large.
Une structure premier entré premier sorti (FIFO) connecte un sous-système émetteur et un sous-système récepteur opérant dans différents domaines temporels. Le sous-système émetteur et le sous-système récepteur peuvent être synchrones ou asynchrones. Le circuit premier entré premier sorti comprend une interface <= put >= (mise en file d'attente) configurée pour fonctionner selon le domaine temporel émetteur et une interface <= get >= (extraction de file d'attente) configurée de manière à fonctionner selon le domaine temporel récepteur. Le circuit premier entré premier sorti comprend un ensemble de cellules possédant un registre et un contrôleur d'état permettant d'indiquer l'état de la cellule. Chaque cellule possède également une partie de composant <= put >= configurée pour fonctionner selon le domaine temporel émetteur comprenant un circuit de passage de jeton <= put >= et un circuit de contrôle <= put>=. Chaque cellule possède une partie de composant <= get >= configurée pour fonctionner selon le domaine temporel récepteur comprenant un circuit de passage de jeton <= get >= et un circuit de contrôle <= get >=. Une structure de station relais à horloge mixte connecte un sous-système émetteur et un sous-système récepteur travaillant dans des domaines temporels différents, et pour lesquels la latence entre l'émetteur et le récepteur est grande.
Chelcea Tiberiu
Nowick Steven M.
Smart & Biggar
The Trustees Of Columbia University In The City Of New York
LandOfFree
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