Low leakage asymmetric sram cell devices

Details Low leakage asymmetric sram cell devices Low leakage asymmetric sram cell devices

G - Physics

11

C

G11C 11/00 (2006.01) G11C 7/00 (2006.01) G11C 7/02 (2006.01) G11C 11/34 (2006.01)

Patent

CA 2495316

Asymmetric SRAM cell designs exploiting data storage patterns found in ordinary software programs wherein most of the bits stored are zeroes for data and instruction streams. The asymmetric SRAM cell designs offer lower leakage power with little impact on latency. In asymmetric SRAM cells, selected transistors are "weakened" to reduce leakage current when the cell is storing a zero. Transistor weakening may be achieved by using higher voltage threshold transistors, by varying transistor geometries, or other means. In addition, a novel sense amplifier design is provided that leverages the asymmetric nature of the asymmetric SRAM cells to offer cell read times that are comparable with conventional symmetric SRAM cells. Lastly, cache memory designs are provided that are based on asymmetric SRAM cells offering leakage power reduction while maintaining high performance, comparable noise margins, and stability with respect to conventional cache memories.

L'invention concerne des conceptions de cellules SRAM asymétriques utilisant des motifs de stockage de données trouvés dans des programmes logiciels ordinaires, la plupart des bits stockés valant zéro pour les données et les trains d'instruction. Les conceptions de cellules SRAM asymétriques offrent une puissance de fuite inférieure et présentent un faible impact sur la latence. Dans les cellules SRAM asymétriques, des transistors sélectionnés sont <=affaiblis >= afin de réduire le courant de fuite lorsque la cellule stocke un zéro. L'affaiblissement du transistor peut être obtenu par utilisation de transistors à seuil de tension supérieur, par variation des géométries de transistor, ou par d'autres moyens. De plus, une nouvelle conception d'amplificateur de détection permet d'agir sur la nature asymétrique des cellules SRAM asymétriques afin de fournir des durées de lecture de cellule qui sont comparables aux cellules SRAM symétriques conventionnelles. Enfin, l'invention porte sur des conceptions de mémoire cache qui sont fondées sur des cellules SRAM asymétriques offrant une réduction de la puissance de fuite tout en conservant une performance élevée, des marges de bruit comparables, et une stabilité par rapport aux mémoires caches conventionnelles.

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